半导体测试结构及其制作方法与流程

本公开涉及半导体测试领域，具体涉及一种半导体测试结构及其制作方法。

背景技术：

1、动态随机存取存储器(dynamic random access memory，简称为dram)作为一种半导体存储器，通常包括呈阵列排布的多个存储单元，每个存储单元包括电容和晶体管。在动态随机存取存储器的制备过程中，通常需要进行多种测试以检测产品性能，其中，对动态随机存取存储器中单一晶体管的电性测试尤为关键。

2、然而，在相关技术中采用测试结构对某一待测晶体管进行电性测试时，在该待测晶体管周围的其他晶体管也会被接入到测试结构中，对待测晶体管电性测试的测试结果造成干扰，测试精度低。

技术实现思路

1、为克服相关技术中存在的问题，本公开提供一种半导体测试结构及其制作方法，以解决测试精度低的技术问题。

2、根据一些实施例，本公开实施例第一方面提供的半导体测试结构包括待测半导体结构、接触件和第一金属层；

3、所述待测半导体结构包括阵列区，所述阵列区包括呈阵列排布的多个晶体管，所述多个晶体管中至少一个晶体管为待测晶体管；

4、所述第一金属层位于所述待测半导体结构的上方，每个所述待测晶体管对应一个所述接触件；所述接触件设置在所述第一金属层和所述待测半导体结构之间，且每个所述接触件分别与所述第一金属层和对应的所述待测晶体管电连接。

5、本公开的一些实施例中，所述接触件包括导电柱，所述导电柱位于所述待测晶体管上方，所述导电柱的一端与对应的所述待测晶体管电连接，所述导电柱的另一端与所述第一金属层电连接。

6、本公开的一些实施例中，每个所述晶体管上均设置有导电结构，每个所述导电结构仅与其对应的一个所述晶体管电连接，每个所述待测晶体管上的所述导电结构与对应的所述导电柱电连接。

7、本公开的一些实施例中，所述待测晶体管设置有多个，每个所述待测晶体管上的所述导电结构上分别设置有一个导电柱，各所述导电柱远离所述待测晶体管的一端均与同一所述第一金属层电连接。

8、本公开的一些实施例中，多个所述待测晶体管呈阵列排布。

9、本公开的一些实施例中，所述阵列区中还设置有交叉排布的多条字线和多条位线，在多条所述字线和多条所述位线的各交叉点均设置有一个所述晶体管；

10、所述晶体管的漏极与所述导电结构电连接，所述晶体管的源极与一条所述位线电连接，所述晶体管的栅极与一条所述字线电连接。

11、本公开的一些实施例中，所述待测半导体结构还包括位于所述阵列区外的外围区，所述第一金属层的一部分位于所述阵列区，所述第一金属层的另一部分延伸至所述外围区。

12、本公开的一些实施例中，所述待测半导体结构还包括与所述阵列区相邻的存储区，所述存储区设置有呈阵列排布的多个电容器，所述第一金属层的顶面低于所述电容器的顶面。

13、根据一些实施例，本公开实施例第二方面提供的半导体测试结构的制作方法包括：

14、形成待测半导体结构，所述待测半导体结构包括阵列区，所述阵列区包括呈阵列排布的多个晶体管，所述多个晶体管中至少一个晶体管为待测晶体管；

15、于每个所述待测晶体管上形成一个接触件，每个所述接触件与对应的所述待测晶体管电连接；

16、于所述接触件的上方形成第一金属层，每个所述接触件均与所述第一金属层电连接。

17、本公开的一些实施例中，所述待测半导体结构还包括外围区，所述外围区设置有外围接触件和外围金属层，所述接触件与所述外围接触件材料相同且同层制备，所述第一金属层与所述外围金属层材料相同且同层制备。

18、本公开实施例至少具有以下有益效果：通过设置接触件和第一金属层，并将接触件设置为分别与第一金属层和待测晶体管电连接，当对待测晶体管进行电性测试时，通过接触件和第一金属层将待测晶体管引出，实现对待测晶体管的电性测试。由于每个待测晶体管对应一个接触件，防止对待测晶体管进行测试时该待测晶体管周围的其他晶体管接入，消除了其他晶体管对测试结果造成的干扰，提升了待测晶体管进行电性测试的测试精度。

技术特征：

1.一种半导体测试结构，其特征在于，所述半导体测试结构包括待测半导体结构、接触件和第一金属层；

2.根据权利要求1所述的半导体测试结构，其特征在于，所述接触件包括导电柱，所述导电柱位于所述待测晶体管上方，所述导电柱的一端与对应的所述待测晶体管电连接，所述导电柱的另一端与所述第一金属层电连接。

3.根据权利要求2所述的半导体测试结构，其特征在于，每个所述晶体管上均设置有导电结构，每个所述导电结构仅与其对应的一个所述晶体管电连接，每个所述待测晶体管上的所述导电结构与对应的所述导电柱电连接。

4.根据权利要求3所述的半导体测试结构，其特征在于，所述待测晶体管设置有多个，每个所述待测晶体管上的所述导电结构上分别设置有一个导电柱，各所述导电柱远离所述待测晶体管的一端均与同一所述第一金属层电连接。

5.根据权利要求4所述的半导体测试结构，其特征在于，多个所述待测晶体管呈阵列排布。

6.根据权利要求3-5任一项所述的半导体测试结构，其特征在于，所述阵列区中还设置有交叉排布的多条字线和多条位线，在多条所述字线和多条所述位线的各交叉点均设置有一个所述晶体管；

7.根据权利要求1所述的半导体测试结构，其特征在于，所述待测半导体结构还包括位于所述阵列区外的外围区，所述第一金属层的一部分位于所述阵列区，所述第一金属层的另一部分延伸至所述外围区。

8.根据权利要求1所述的半导体测试结构，其特征在于，所述待测半导体结构还包括与所述阵列区相邻的存储区，所述存储区设置有呈阵列排布的多个电容器，所述第一金属层的顶面低于所述电容器的顶面。

9.一种半导体测试结构的制作方法，其特征在于，所述半导体测试结构的制作方法包括：

10.根据权利要求9所述的半导体测试结构的制作方法，其特征在于，所述待测半导体结构还包括外围区，所述外围区设置有外围接触件和外围金属层，所述接触件与所述外围接触件材料相同且同层制备，所述第一金属层与所述外围金属层材料相同且同层制备。

技术总结
本公开是关于一种半导体测试结构及其制作方法，半导体测试结构包括待测半导体结构、接触件和第一金属层，多个晶体管呈阵列排布在阵列区中且至少一个晶体管为待测晶体管；第一金属层设置在待测半导体结构的上方，接触件设置在第一金属层和待测半导体结构之间且分别与第一金属层和待测晶体管电连接。接触件分别与第一金属层和待测晶体管电连接，当对待测晶体管进行电性测试时，通过接触件和第一金属层将待测晶体管引出，实现对待测晶体管的电性测试，该待测晶体管周围的其他晶体管无法接入，从而消除了其他晶体管对测试结果造成的干扰，提升了待测晶体管进行电性测试的测试精度。

技术研发人员：王亢,思源,邢恩盈,王梓杰
受保护的技术使用者：长鑫科技集团股份有限公司
技术研发日：
技术公布日：2024/1/15