半导体结构和制造半导体器件的方法与流程

本发明的实施例涉及半导体结构和制造半导体器件的方法。

背景技术：

1、半导体集成电路(ic)行业经历了指数级增长。ic材料和设计中的技术进步已经产生了多代ic，其中每一代都具有比上一代更小且更复杂的电路。在ic发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这样的按比例缩小也增加了处理和制造ic的复杂性。

2、例如，现代ic包括形成在半导体衬底(例如，硅)上的数百万或数十亿个晶体管。取决于ic的应用，ic可以使用许多不同类型的晶体管。近年来，蜂窝和rf(射频)器件市场的不断增长带来rf晶体管的使用显着增加。随着ic行业向具有更小部件尺寸(诸如7nm、5nm和3nm)的先进技术发展，微型化工艺带来了集成rf晶体管和逻辑晶体管的ic设计的各种发展。集成电路结构面临各种挑战，包括噪声耦合、短路、泄漏、布线电阻、对齐裕度、布局灵活性和封装密度。因此，需要晶体管的结构和方法来解决这些问题以增强电路性能和可靠性。

技术实现思路

1、本发明的一些实施例提供了一种半导体结构，该半导体结构包括：半导体衬底，具有第一电路区域和第二电路区域；第一晶体管，包括设置在第一电路区域中的第一栅极堆叠件；第二晶体管，包括设置在第二电路区域中的第二栅极堆叠件，其中，第一栅极堆叠件和第二栅极堆叠件具有不同的材料组成；以及保护环结构，设置在第一电路区域和第二电路区域之间，其中，保护环结构完全围绕第二电路区域。

2、本发明的另一些实施例提供了一种半导体结构，该半导体结构包括：半导体衬底，具有逻辑电路区域和射频(rf)电路区域；第一晶体管，包括设置在逻辑电路区域中的第一栅极堆叠件；第二晶体管，包括设置在射频电路区域中的第二栅极堆叠件；以及保护环结构，设置在逻辑电路区域和射频电路区域之间，其中，保护环结构包括完全围绕射频电路区域的内保护环和完全围绕内保护环和射频电路区域的外保护环。

3、本发明的又一些实施例提供了一种制造半导体器件的方法，该方法包括：在衬底的第一电路区域中形成第一栅极堆叠件；在衬底的第二电路区域中形成第二栅极堆叠件；在第一电路区域和第二电路区域之间的保护环区域中形成第三栅极堆叠件，其中，第一栅极堆叠件、第二栅极堆叠件和第三栅极堆叠件各自包括相同的材料组成，并且其中，在俯视图中，第三栅极堆叠件完全围绕第二电路区域；沉积覆盖保护环区域和第二电路区域的图案化的掩模层；执行蚀刻工艺以去除第一栅极堆叠件中的第一金属填充层，其中，蚀刻工艺还部分地蚀刻第三栅极堆叠件以形成间隙；在第二栅极堆叠件中和第三栅极堆叠件的间隙中沉积第二金属填充层；以及平坦化半导体器件以暴露第二栅极堆叠件中的第一金属填充层。

技术特征：

1.一种半导体结构，包括：

2.根据权利要求1所述的半导体结构，其中，所述第二晶体管是高频晶体管，并且所述第一晶体管是逻辑晶体管。

3.根据权利要求1所述的半导体结构，其中，所述第一电路区域完全围绕所述第二电路区域。

4.根据权利要求1所述的半导体结构，其中，所述保护环结构包括连续地延伸并完全围绕所述第二电路区域的至少伪栅极堆叠件。

5.根据权利要求1所述的半导体结构，其中，所述保护环结构包括第一伪栅极堆叠件和第二伪栅极堆叠件，其中，所述第一伪栅极堆叠件和所述第二伪栅极堆叠件的每个连续地延伸并完全围绕所述第二电路区域。

6.根据权利要求5所述的半导体结构，其中，所述第一伪栅极堆叠件和所述第二伪栅极堆叠件设置在至少相同的有源区域上。

7.根据权利要求6所述的半导体结构，其中，所述有源区域具有从所述半导体衬底突出的鳍状。

8.根据权利要求5所述的半导体结构，其中，所述第一栅极堆叠件和所述第一伪栅极堆叠件包括相同的材料组成，所述相同的材料组成与所述第二栅极堆叠件和所述第二伪栅极堆叠件不同。

9.一种半导体结构，包括：

10.一种制造半导体器件的方法，包括：

技术总结
根据一些实施例，本发明的实施例提供了半导体结构。半导体结构包括具有第一电路区域和第二电路区域的半导体衬底、包括设置在第一电路区域中的第一栅极堆叠件的第一晶体管、包括设置在第二电路区域中的第二栅极堆叠件的第二晶体管、以及设置在第一电路区域和第二电路区域之间的保护环结构。第一栅极堆叠件和第二栅极堆叠件具有不同的材料组成。保护环结构完全围绕第二电路区域。本发明的实施例还提供了制造半导体器件的方法。

技术研发人员：黄一珊
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：
技术公布日：2024/1/15