本申请属于半导体，尤其涉及一种抗辐射动态阈值调制半导体器件、工艺、电路及芯片。
背景技术：
1、ldmos（lateral double-diffused metal-oxide-semiconductor）作为一种功率器件，广泛地应用于各种功率转换集成电路中，如电源管理电路、ldo电路、开关电源电路、驱动电路等。
2、ldmos的应用环境中大多存在电磁辐射，周围存在大量的带电粒子和射线，容易导致ldmos的电性参数发生退化，称之为总剂量效应。此时器件阈值电压降低、亚阈值电流增大、噪声增加、漏电流增加，导致器件失效，进而使得芯片失效。
技术实现思路
1、本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种抗辐射动态阈值调制半导体器件、工艺、电路及芯片，具有较强的抗辐射能力，满足电力芯片复杂电磁干扰环境的应用需求，同时还可以动态地调整阈值。
2、第一方面，本申请提供了一种抗辐射动态阈值调制半导体器件，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区的正下方，顶栅层位于体区和漂移区的正上方，底栅层和顶栅层在体区和漂移区内形成方向相反的电场。
3、第二方面，本申请还提供了一种抗辐射动态阈值调制半导体器件，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区的正下方，底栅介质层在底栅层上方形成场氧化区，场氧化区的厚度大于底栅介质层其他区域的厚度，漂移区至少部分区域位于场氧化区正上方，顶栅层位于体区和漂移区的正上方，底栅层和顶栅层在体区和漂移区内形成方向相反的电场。
4、第三方面，本申请还提供了一种抗辐射动态阈值调制半导体器件，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区的正下方，底栅介质层在底栅层上方形成第一场氧化区，第一场氧化区的厚度大于底栅介质层其他区域的厚度，漂移区至少部分区域位于第一场氧化区正上方，顶栅介质层在漂移区至少部分区域上方形成第二场氧化区，第二场氧化区的厚度大于顶栅介质层其他区域的厚度，顶栅层位于体区和漂移区的正上方，底栅层和顶栅层在体区和漂移区内形成方向相反的电场。
5、第四方面，本申请还提供了一种抗辐射动态阈值调制半导体器件，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区的正下方，漂移区内形成有反型区，反型区的导电类型与漂移区的导电类型相反，顶栅层位于体区和漂移区的正上方，底栅层和顶栅层在体区和漂移区内形成方向相反的电场。
6、第五方面，本申请还提供了抗辐射动态阈值调制半导体器件，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区的正下方，底栅介质层在底栅层上方形成场氧化区，场氧化区的厚度大于底栅介质层其他区域的厚度，漂移区至少部分区域位于场氧化区正上方，漂移区内形成有反型区，反型区的导电类型与漂移区的导电类型相反，顶栅层位于体区和漂移区的正上方，底栅层和顶栅层在体区和漂移区内形成方向相反的电场。
7、第六方面，本申请还提供了一种抗辐射动态阈值调制半导体器件的工艺，包括：提供一衬底；在衬底上形成底栅层；在衬底和底栅层上形成底栅介质层；在底栅介质层上形成外延层，外延层包括沿横向依次排布的源区、体区、漂移区和漏区，底栅层位于体区和漂移区的正下方；在外延层上形成顶栅介质层；在顶栅介质层上形成顶栅层，顶栅层位于体区和漂移区的正上方。
8、第七方面，本申请还提供了一种电路，包括根据前述的抗辐射动态阈值调制半导体器件。
9、第八方面，本申请还提供了一种静电防护电路，包括根据前述的抗辐射动态阈值调制半导体器件，抗辐射动态阈值调制半导体器件的漏极与静电防护节点耦接，抗辐射动态阈值调制半导体器件的源极与接地节点耦接，抗辐射动态阈值调制半导体器件的栅极和源极短接。
10、第九方面，本申请还提供了一种芯片，包括根据前述的抗辐射动态阈值调制半导体器件。
11、第十方面，本申请还提供了一种电子设备，电子设备包括根据前述的抗辐射动态阈值调制半导体器件。
12、根据本申请的抗辐射动态阈值调制半导体器件、工艺、电路、芯片及电子设备，至少具有以下的有益效果之一：
13、（1）传统器件结构只有顶栅一个电极，导电沟道在上表面，易受到外界辐射干扰，场氧化物暴露在外界，容易俘获大量的空穴产生沟道的新的电场作用；本申请的抗辐射动态阈值调制半导体器件采用了由底栅电极和顶栅电极构成的双栅结构，采用底栅一个电极进行控制时，导电沟道在下表面，不易受外界辐射干扰；同时采用顶栅和底栅两个电极控制时，导电沟道在中间，也不易受外界辐射干扰；并且，顶栅电极可以采用多晶硅或者金属栅电极，有效遮挡了器件的体区和漂移区，不宜受到外界辐射干扰；
14、（2）双栅控制作用下，导电沟道形成于体区和漂移区中间，获得了高迁移率，低导通电阻，而传统器件结构由于导电沟道存在于体区表面，而体区和介质区两种材料相接触界面，容易产生大量界面缺陷态，对导电沟道造成表面散射，导致载流子的迁移率下降，通过改变沟道的位置避免了界面态的表面散射作用；
15、（3）传统器件结构由于导电沟道存在于体区表面，而体区和介质区两种材料相接触界面，容易产生大量界面缺陷态，在电、磁、热多物理场应力环境的作用下，导致位于表面的导电沟道中的载流子极容易被界面态俘获，或者隧穿到氧化物中被陷阱态俘获，造成阈值电压、饱和电流的漂移，导致电路功能紊乱，芯片失效等问题。而本申请结构的导电沟道位于中间，载流子不容易被界面缺陷俘获，提升了器件的可靠性。
16、（4）本申请结构的栅控能力强，在小尺寸下器件特性依然很好，且有助于提高器件亚阈值特性，开启速度快，进而电路的响应速度也会变快；有助于提高器件迁移率和开态电流，进而降低导通电阻；
17、（5）由于反型离子注入层的引入，有助于在漂移区形成耗尽区，能够承受电压，提升器件的耐压特性；
18、（6）由于顶栅和底栅的电压可以单独调控，从而可以实现对器件阈值电压的动态调节和灵活调控，在不进行复杂工艺改动的前提下获得了不同阈值电压的器件，灵活满足电路需求，节约工艺开发成本。
19、本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
1.一种抗辐射动态阈值调制半导体器件，其特征在于，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区的正下方，所述顶栅层位于所述体区和所述漂移区的正上方，所述底栅层和所述顶栅层在所述体区和所述漂移区内形成方向相反的电场。
2.根据权利要求1所述的抗辐射动态阈值调制半导体器件，其特征在于，所述顶栅介质层的厚度大于所述底栅介质层的厚度。
3.根据权利要求1所述的抗辐射动态阈值调制半导体器件，其特征在于，所述底栅层和所述顶栅层的对称分布于所述体区和所述漂移区上下两侧。
4.根据权利要求1所述的抗辐射动态阈值调制半导体器件，其特征在于，所述底栅层和所述顶栅层为多晶硅电极或者金属电极。
5.根据权利要求1所述的抗辐射动态阈值调制半导体器件，其特征在于，所述底栅介质层和所述顶栅介质层采样硅氧化物或高k氧化物。
6.根据权利要求1所述的抗辐射动态阈值调制半导体器件，其特征在于，所述衬底为单晶硅衬底、硅掺杂衬底或者soi衬底。
7.根据权利要求1所述的抗辐射动态阈值调制半导体器件，其特征在于，所述体区和所述漂移区之间设有间隔区。
8.根据权利要求1所述的抗辐射动态阈值调制半导体器件，其特征在于，所述体区的顶面和所述漂移区的顶面为第一高度，所述源区的顶面和所述漏区的顶面为第二高度，所述第一高度低于所述第二高度。
9.一种抗辐射动态阈值调制半导体器件，其特征在于，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区的正下方，所述底栅介质层在所述底栅层上方形成场氧化区，所述场氧化区的厚度大于所述底栅介质层其他区域的厚度，所述漂移区至少部分区域位于所述场氧化区正上方，所述顶栅层位于所述体区和所述漂移区的正上方，所述底栅层和所述顶栅层在所述体区和所述漂移区内形成方向相反的电场。
10.一种抗辐射动态阈值调制半导体器件，其特征在于，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区的正下方，所述底栅介质层在所述底栅层上方形成第一场氧化区，所述第一场氧化区的厚度大于所述底栅介质层其他区域的厚度，所述漂移区至少部分区域位于所述第一场氧化区正上方，所述顶栅介质层在所述漂移区至少部分区域上方形成第二场氧化区，所述第二场氧化区的厚度大于所述顶栅介质层其他区域的厚度，所述顶栅层位于所述体区和所述漂移区的正上方，所述底栅层和所述顶栅层在所述体区和所述漂移区内形成方向相反的电场。
11.根据权利要求10所述的抗辐射动态阈值调制半导体器件，其特征在于，所述第一场氧化区和所述第二场氧化区的对称分布于体区和漂移区上下两侧。
12.根据权利要求10所述的抗辐射动态阈值调制半导体器件，其特征在于，所述第二场氧化区的厚度小于所述第一场氧化区的厚度。
13.一种抗辐射动态阈值调制半导体器件，其特征在于，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区的正下方，所述漂移区内形成有反型区，所述反型区的导电类型与所述漂移区的导电类型相反，所述顶栅层位于所述体区和所述漂移区的正上方，所述底栅层和所述顶栅层在所述体区和所述漂移区内形成方向相反的电场。
14.一种抗辐射动态阈值调制半导体器件，其特征在于，包括顺次层叠的衬底、底栅层、底栅介质层、外延层、顶栅介质层和顶栅层，所述外延层包括沿横向依次排布的源区、体区、漂移区和漏区，所述底栅层位于所述体区和所述漂移区的正下方，所述底栅介质层在所述底栅层上方形成场氧化区，所述场氧化区的厚度大于所述底栅介质层其他区域的厚度，所述漂移区至少部分区域位于所述场氧化区正上方，所述漂移区内形成有反型区，所述反型区的导电类型与所述漂移区的导电类型相反，所述顶栅层位于所述体区和所述漂移区的正上方，所述底栅层和所述顶栅层在所述体区和所述漂移区内形成方向相反的电场。
15.一种抗辐射动态阈值调制半导体器件的工艺，其特征在于，包括：
16.根据权利要求15所述的工艺，其特征在于，形成底栅层，包括：
17.根据权利要求15所述的工艺，其特征在于，形成底栅介质层或顶栅介质层，包括：
18.根据权利要求17所述的工艺，其特征在于，形成外延层，包括：
19.根据权利要求18所述的工艺，其特征在于，所述在所述单晶硅层限定出源区、体区、漂移区和漏区，并进行离子注入，包括：
20.根据权利要求15所述的工艺，其特征在于，形成底栅介质层，包括：
21.根据权利要求20所述的工艺，其特征在于，形成外延层，包括：
22.根据权利要求21所述的工艺，其特征在于，所述氮化硅上生长的所述有源区的高度低于所述源区和所述漏区的高度。
23.根据权利要求15-22中任一项所述的工艺，其特征在于，形成底栅介质层，还包括：
24.根据权利要求23所述的工艺，其特征在于，所述在所述衬底和所述底栅层上形成具有第一场氧化区的底栅介质层，包括：
25.根据权利要求23所述的工艺，其特征在于，形成顶栅介质层，还包括：
26.根据权利要求15-22中任一项所述的工艺，其特征在于，形成外延层之后，还包括：
27.根据权利要求26所述的工艺，其特征在于，形成反型区，包括：
28.一种电路，其特征在于，包括根据权利要求1-14中任一项所述的抗辐射动态阈值调制半导体器件。
29.一种静电防护电路，其特征在于，包括根据权利要求1-14中任一项所述的抗辐射动态阈值调制半导体器件，所述抗辐射动态阈值调制半导体器件的漏极与静电防护节点耦接，所述抗辐射动态阈值调制半导体器件的源极与接地节点耦接，所述抗辐射动态阈值调制半导体器件的栅极和源极短接。
30.一种芯片，其特征在于，包括根据权利要求1-14中任一项所述的抗辐射动态阈值调制半导体器件。
31.一种电子设备，其特征在于，所述电子设备包括根据权利要求1-14中任一项所述的抗辐射动态阈值调制半导体器件。