一种3D堆叠芯片的封装结构及制作方法与流程

本发明涉及半导体封装，具体地说是一种3d堆叠芯片的封装结构及制作方法。

背景技术：

1、目前，3d堆叠同尺寸芯片的传统封装形式主要是以单边依次错开堆叠，其焊盘位置均设计分布在单边，通过打线的方式将堆叠芯片与基板进行互联，设计布线焊盘与基板布线焊盘均在单侧，很难满足后续高密度i/o芯片的封装需求。从结构稳定性的角度看，随着堆叠层数的增加，其重心会偏离，导致堆叠芯片的表面不平，影响后续堆叠制程。

技术实现思路

1、本发明为克服现有技术的不足，提供一种3d堆叠芯片的封装结构及制作方法。

2、为实现上述目的，设计一种3d堆叠芯片的封装结构，包括基板，其特征在于：所述基板的上方堆叠贴装有多层芯片，芯片的相邻两边的上方设有焊盘，上层的芯片与下层的芯片两边错开，使下层芯片的焊盘外露，上、下层的芯片的焊盘之间以及焊盘与基板之间通过引线键合，芯片外包裹有塑封料，基板下方连接有锡球。

3、所述芯片向一个方向错开堆叠一层后，再向相反方向错开堆叠一层。

4、所述芯片向一个方向错开堆叠多层后，再向相反方向错开堆叠多层。

5、所述基板的厚度为100~200μm，芯片的厚度为60~160μm。

6、所述芯片的下方通过daf贴装，daf的厚度为10~20μm。

7、所述引线的弧高为40~60μm。

8、所述封装结构的总厚度为0.7~1.2mm。

9、本发明还提供一种3d堆叠芯片的封装结构的制作方法，其特征在于，包括以下步骤：

10、s1：准备一个基板，在基板上贴装一层芯片；

11、s2：双边打线，使芯片与基板互联；

12、s3：将一层或多层芯片贴装到下层芯片之上，错开下层芯片两边的焊盘

13、s4：上层芯片双边打线；

14、s5：重复步骤s3和s4，直到完成全部芯片的贴装；

15、s6：塑封料包裹；

16、s7：植锡球；

17、s8：划片最终成型。

18、所述步骤s3中，错开的单边距离为180~220μm。

19、本发明同现有技术相比，通过芯片的双边错开堆叠，双边打线与基板互联，大大提高了封装互联的高密度性，从而也使得前道芯片的设计焊盘分布范围从单一维度上升至二维方向上，使得芯片内部线路布局更均匀化、集成度水平更高。

技术特征：

1.一种3d堆叠芯片的封装结构，包括基板（1），其特征在于：所述基板（1）的上方堆叠贴装有多层芯片（2），芯片（2）的相邻两边的上方设有焊盘，上层的芯片（2）与下层的芯片（2）两边错开，使下层芯片（2）的焊盘外露，上、下层的芯片（2）的焊盘之间以及焊盘与基板（1）之间通过引线（3）键合，芯片（2）外包裹有塑封料（4），基板（1）下方连接有锡球（5）。

2.根据权利要求1所述的一种3d堆叠芯片的封装结构，其特征在于：所述芯片（2）向一个方向错开堆叠一层后，再向相反方向错开堆叠一层。

3.根据权利要求1所述的一种3d堆叠芯片的封装结构，其特征在于：所述芯片（2）向一个方向错开堆叠多层后，再向相反方向错开堆叠多层。

4.根据权利要求1所述的一种3d堆叠芯片的封装结构，其特征在于：所述基板（1）的厚度为100~200μm，芯片（2）的厚度为60~160μm。

5.根据权利要求1所述的一种3d堆叠芯片的封装结构，其特征在于：所述芯片（2）的下方通过daf贴装，daf的厚度为10~20μm。

6.根据权利要求1所述的一种3d堆叠芯片的封装结构，其特征在于：所述引线（3）的弧高为40~60μm。

7.根据权利要求1所述的一种3d堆叠芯片的封装结构，其特征在于：所述封装结构的总厚度为0.7~1.2mm。

8.根据权利要求1-7任一项所述的3d堆叠芯片的封装结构的制作方法，其特征在于，包括以下步骤：

9.根据权利要求8所述的3d堆叠芯片的封装结构的制作方法，其特征在于：所述步骤s3中，错开的单边距离为180~220μm。

技术总结
本发明涉及半导体封装技术领域，具体地说是一种3D堆叠芯片的封装结构及制作方法，封装结构的基板上方堆叠贴装有多层芯片，芯片的相邻两边的上方设有焊盘，上层的芯片与下层的芯片两边错开，使下层芯片的焊盘外露，上、下层的芯片的焊盘之间以及焊盘与基板之间通过引线键合，芯片外包裹有塑封料，基板下方连接有锡球。本发明还提供一种3D堆叠芯片的封装结构的制作方法。同现有技术相比，通过芯片的双边错开堆叠，双边打线与基板互联，大大提高了封装互联的高密度性，从而也使得前道芯片的设计焊盘分布范围从单一维度上升至二维方向上，使得芯片内部线路布局更均匀化、集成度水平更高。

技术研发人员：范俊,邵滋人,付永朝
受保护的技术使用者：宏茂微电子（上海）有限公司
技术研发日：
技术公布日：2024/2/21