一种嵌入式闪存工艺的DEMOS结构及其制备方法与流程

本发明涉及微电子，尤其涉及一种嵌入式闪存工艺的demos结构及其制备方法。

背景技术：

1、bcd工艺是一种将bipolar、cmos和demos三种工艺整合在一起的系列工艺技术，也被称为单片集成工艺技术。随着集成电路工艺的进一步发展，bcd工艺已经成为集成电路的主流制造技术。

2、而随着mcu的需求不断增长，基于mcu加bcd工艺的需求逐渐增加，而目前并没有能够有效且可靠地使demos在嵌入式闪存工艺的实现方法，同时现有的demos结构需要额外通过制备闪存的工艺流程，才能实现mcu加bcd工艺的实现，导致demos的制备工艺复杂、产量产率无法提高，同时也导致了demos结构的整合性低的问题。

技术实现思路

1、本发明提供了一种嵌入式闪存工艺的demos结构及其制备方法，以解决现有技术中demos在嵌入式闪存工艺无法实现、制备工艺复杂、demos结构的整合性低的技术问题。

2、为了解决上述技术问题，本发明实施例提供了一种嵌入式闪存工艺的demos结构，包括：

3、介质隔离层；

4、设置于所述介质隔离层上方的逻辑栅；

5、设置于所述介质隔离层下方的浮栅。

6、作为优选方案，还包括：

7、将所述介质隔离层、所述逻辑栅和所述浮栅的一侧进行包裹并延伸的硅化物；

8、设置于延伸部分硅化物上方的接触孔。

9、作为优选方案，还包括：

10、设置于所述浮栅下方的第一高电压p型阱和n型漂移区；

11、所述第一高电压p型阱上方还设置有高电压n型轻掺杂漏极、p型重掺杂区域以及设置于所述高电压n型轻掺杂漏极中上方的n型重掺杂区域；

12、所述n型漂移区上方还设置有n型重掺杂区域；

13、所述p型重掺杂区和所述n型重掺杂区域上面均设置有接触孔。

14、作为优选方案，所述n型漂移区下方设置有离子注入掩膜区；其中，所述离子注入掩膜区与所述n型漂移区的长度相同。

15、作为优选方案，所述离子注入掩膜区与所述n型漂移区的一侧还设置有第二高电压p型阱；所述第二高电压p型阱上方也设置有p型重掺杂区；

16、所述第二高电压p型阱的另一侧还设置有n型demos高电压n型阱；所述n型demos高电压n型阱上方也设置有n型重掺杂区。

17、作为优选方案，所述第一高电压p型阱、所述离子注入掩膜区、所述第二高电压p型阱和所述n型demos高电压n型阱的下方均设置有深n型阱结构。

18、作为优选方案，还包括：

19、设置于所述浮栅下方的第一高电压n型阱和p型漂移区；

20、所述第一高电压n型阱上方还设置有高电压p型轻掺杂漏极、n型重掺杂区域以及设置于所述高电压p型轻掺杂漏极中上方的p型重掺杂区域；

21、所述p型漂移区上方还设置有p型重掺杂区域；

22、所述n型重掺杂区和所述p型重掺杂区域上面均设置有接触孔。

23、作为优选方案，所述p型漂移区的一侧还设置有第二高电压n型阱；所述第二高电压n型阱上方也设置有n型重掺杂区；

24、所述第二高电压n型阱的另一侧还设置有p型demos高电压p型阱；所述p型demos高电压p型阱上方也设置有p型重掺杂区。

25、作为优选方案，所述第一高电压n型阱、所述第二高电压n型阱和所述p型demos高电压p型阱的下方均设置有深n型阱结构。

26、相应地，本发明还提供一种嵌入式闪存工艺的demos结构的制备方法，用于执行如上任意一项所述的嵌入式闪存工艺的demos结构，包括：

27、依次执行构建demos结构的有源区、深n型阱结构、高电压n型阱、高电压p型阱以及存储区，并对存储区进行注入与阈值调节；

28、构建demos结构的n型漂移区或p型漂移区，并再依次构建浮栅、低电压n型阱、低电压p型阱、介质隔离层、逻辑栅、控制栅、高电压n型轻掺杂漏极和/或高电压p型轻掺杂漏极、低电压n型轻掺杂漏极和/或低电压p型轻掺杂漏极、控制栅的源漏区、n型重掺杂区、p型重掺杂区、硅化物和接触孔，从而完成demos结构的制备。

29、相比于现有技术，本发明实施例具有如下有益效果：

30、本发明的技术方案通过介质隔离层、设置于介质隔离层上方的逻辑栅以及设置于介质隔离层下方的浮栅，能够实现将闪存直接嵌入至demos结构之中，无需额外在制备demos结构之外，再进行闪存工艺的制备，提高了整体demos结构的整合性。

31、进一步地，本发明通过依次构建demos中的各个结构，能够可靠且高效地实现以嵌入式闪存工艺构建出demos结构，从而能够直接在demos结构中嵌入浮栅，使得闪存工艺直接在demos结构中构建，避免了额外进行闪存的制备，同时嵌入闪存工艺的demos结构也减少了掩膜板层数，以实现整体结构的一体性，而目前并没有相关的技术方案能够通过嵌入式闪存工艺实现demos结构的制备，而本发明能够有效地提高存储器的可靠性和稳定性，同时也能够简化dmos结构的制备工艺。

技术特征：

1.一种嵌入式闪存工艺的demos结构，其特征在于，包括：

2.如权利要求1所述的一种嵌入式闪存工艺的demos结构，其特征在于，还包括：

3.如权利要求2所述的一种嵌入式闪存工艺的demos结构，其特征在于，还包括：

4.如权利要求3所述的一种嵌入式闪存工艺的demos结构，其特征在于，所述n型漂移区下方设置有离子注入掩膜区；其中，所述离子注入掩膜区与所述n型漂移区的长度相同。

5.如权利要求4所述的一种嵌入式闪存工艺的demos结构，其特征在于，所述离子注入掩膜区与所述n型漂移区的一侧还设置有第二高电压p型阱；所述第二高电压p型阱上方也设置有p型重掺杂区；

6.如权利要求5所述的一种嵌入式闪存工艺的demos结构，其特征在于，所述第一高电压p型阱、所述离子注入掩膜区、所述第二高电压p型阱和所述n型demos高电压n型阱的下方均设置有深n型阱结构。

7.如权利要求2所述的一种嵌入式闪存工艺的demos结构，其特征在于，还包括：

8.如权利要求7所述的一种嵌入式闪存工艺的demos结构，其特征在于，所述p型漂移区的一侧还设置有第二高电压n型阱；所述第二高电压n型阱上方也设置有n型重掺杂区；

9.如权利要求8所述的一种嵌入式闪存工艺的demos结构，其特征在于，所述第一高电压n型阱、所述第二高电压n型阱和所述p型demos高电压p型阱的下方均设置有深n型阱结构。

10.一种嵌入式闪存工艺的demos结构的制备方法，其特征在于，用于执行如权利要求1-9任意一项所述的嵌入式闪存工艺的demos结构，包括：

技术总结
本发明公开了一种嵌入式闪存工艺的DEMOS结构及其制备方法，包结构括：介质隔离层；设置于介质隔离层上方的逻辑栅；设置于介质隔离层下方的浮栅；将介质隔离层、逻辑栅和浮栅的一侧进行包裹并延伸的硅化物；设置于延伸部分硅化物上方的接触孔；其中，嵌入式闪存工艺的DEMOS结构有P型DEMOS结构和N型DEMOS结构。本发明的技术方案通过介质隔离层、设置于介质隔离层上方的逻辑栅以及设置于介质隔离层下方的浮栅，能够有效且可靠地使DEMOS在嵌入式闪存工艺的实现，无需额外通过制备闪存的工艺流程，即可直接在DEMOS结构生成过程中直接实现闪存的嵌入，提高了DEMOS结构的整合性，同时也简化了制备工艺。

技术研发人员：沈安星,朱海斌
受保护的技术使用者：粤芯半导体技术股份有限公司
技术研发日：
技术公布日：2024/2/1