专利名称：半导体集成电路的布图设计方法
技术领域：
本发明涉及半导体集成电路(SIC)布图设计方面的改进，更具体地说，涉及一种计算机辅助布图设计方法，这种方法能够自动地产生用于建立待连接的半导体元件之间的互连线的互连路线或者路径。
半导体工业正在使用称为FMS(灵活的制造系统)的一种新制造系统。为了与上述系统协调一致，需要把开发/制造的时间减到最短。因此，能够在SIC中安排大量半导体元件的计算机辅助设计系统一直引起极大的注意。
图10用图解说明一种常规的建立SIC的互连路径的自动布图设计技术。在图10中，半导体元件11-16是根据网格图形上面各相应互连的需要自动地布图设计出来的。该网格图形由垂直互连网格线IGL21-29和水平互连网格线IGL31-38确定。在上述网格图形上面，形成不同的互连层(图中未示出)。借助于垂直IGLS21-29设置两个互连层中的一层上的路径，借助于水平IGL31-38，设置另一个互连层上的路径。用这两个互连层在半导体元件11-14之间进行互连。在垂直IGL21-29和水平IGL31-38的交点处将第1和第2互连层的互连路径连接起来。在图10中还示出了与半导体元件11相连的互连网101、与半导体元件14相连的互连网102、与某些半导体元件(未示出)相连的互连网103、连接半导体元件13及半导体元件16的互连网105、与某些半导体元件(未示出)相连的互连网106，以及连接在半导体元件12的半导体元件13之间的互连网104。
然而，这种常规的计算机辅助布图设计系统存在一些问题。例如，在半导体元件11-14之间限定的区域变成很拥挤。也就是说，在该区域已经设置了三个互连网(即，在垂直的IGL23上面的互连网101、在垂直的IGL24上面的互连网103、在垂直IGL25上面的互连网102)。结果产生了没有位置进一步布线的不希望的情况。这样就不能提供互连网104以便在半导体元件之间建立互连，使得整个互连作业没有完成。
当不能制造某些互连路径和剩下某些互连路径没有完成时，需要进行重新排列和/或重新互连。这要花费很长时间，而且，即使从开始再进行一次互连工作，也未必能保证完成所有的互连而不剩下没有建立的互连路径。因此，必须重复上述工作，直到产生每一需要的互连路径。
通过均匀地展宽预计会成为未完成互连区域的一个特别的区域，可以找到上述问题的解决方案。但是，这种方案产生的问题是不可能总是适当地获得上述区域。即，得到的互连区域可能变成比实际上需要的区域大，结果产生不需要的空间并增加芯片的尺寸。
为了减少开发/制造SIC的时间，使用了作为母片技术的本领域公知的方法。关于母片技术就是预先在半导体基片上完成制备各种元件(如晶体管、电容和电阻)，只需在规定的半导体元件之间设置互连，即可实现预定的SIC。如果发现未完成的路径，就变换到有更灵活设计能力的另外一种母片技术，以便完成全部互连。然而，其结果增加了芯片的尺寸。
本发明的一个目的是提供一种改进的SIC布图设计技术，这种布图设计技术能在某些互连路径未完成的情况下减少重新布图设计的时间，并且保持芯片尺寸尽可能的小。
更准确地说，在还有一条用于连接半导体元件的互连路径未完成时，在该未连接的半导体元件之间设置一辅助的互连网格线。利用上述的辅助线，产生未连接上的互连路径。
另外，按照本发明，在布线前，预先在互连网格线之间设定一储备的互连网格线，在形成初始互连路径的步骤中，使得在储备的互连网格线上不产生互连的路径，即，正如其名称所指出的那样，储备的互连网格线是为以后使用的。当发现某些互连路径未被连接时，即可用此储备的互连网格线来进行互连。
本发明公开了在形成于半导体基片上的半导体元件之间建立互连的第1种半导体集成电路(SIC)布图设计的方法(1)提供沿半导体元件之间的第1方向延伸的第1互连网格线(IGLs)，(2)提供沿垂直于半导体元件之间第1方向的第2方向延伸的第2IGLs，(3)在第一互连上产生互连路径，以便其产生的互连路径在第1IGLs上面通过，(4)在第2互连层上面产生互连路径，以便如此产生的互连路径在第2IGLs上面通过。第1SIC布图设计方法包括下述步骤(a)借助于两个互连层自动地产生互连路径，以在半导体元件之间建立互连，(b)检查互连路径产生步骤的结果，以便发现是否还有某些互连路径未被设定。
(c)如果通过对规定的半导体元件之间进行检验的步骤发现有一根未连接上的互连，在位于未连接的半导体元件之间的几个第一种IGL之间或在几个第2种IGL之间设置第1辅助IGL或者第2辅助IGL，把已经互连的半导体元件与已经按后备的辅助IGL成比例的数量产生的互连路径挤一起。
(d)借助于第1和第2辅助IGL和剩余的未使用的第1和第2IGL产生一个在剩下的仍未连接的半导体元件之间形成互连的互连路径。
本发明公开了在形成于半导体基片上的半导体元件之间建立互连的第2种半导体集成电路(SIC)布图设计的方法，(1)提供沿半导体元件之间的第一方向延伸的第1互连网格线(IGLs)，(2)提供沿与半导体元件之间第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互连层上产生互连路径，以使其产生的路径在第1IGLs上面通过，(4)在第2互连层上产生第2互连路径，以使其产生的互连路径在第2IGLs上面通过。第2种SIC布图设计方法包括下列步骤(a)在第1IGLs之间设置第1储备IGL，禁止其用作互连路径的导向线，同时，在第2IGLs之间设置第2储备IGL，亦禁止其用作互连路径的导向线。
(b)借助于第1和第2IGL自动地产生互连路径，以便在半导体元件之间建立起互连。
(c)检查互连路径产生步骤的结果，以便发现是否还有某些互连路径未被确定。
(d)如果通过对规定的半导体元件进行检验发现有一根未确定的互连，就借助于第1和第2储备IGL以及剩下未用的第1和第2IGL产生一个互连路径，以在仍未被连接的半导体元件之间建立互连。
按照本发明，如果还有互连路径没有被确定，因此而不能互连规定的半导体元件，则在这些未连接的半导体元件之间设置辅助的互连网格线，按与后备的辅助互连网格线成比例的数量将已经设置和互连的半导体元件及其布线挤在一起。更确切地说，第1互连网格线、第2互连网格线和待插入任何两个互连网格线之间的辅助互连网格线的设置是相对于许多半导体芯片进行的。应注意，这些辅助互连网格线是提供在不同位置上的。然后，对于所有的半导体芯片选择一个特殊的，其辅助互连网格线在未连接的半导体元件间特殊的互连网格线之间延伸。
作为上述配置的结果，可以在不改变已经布线的半导体元件的位置和已经建立的布线的情况下产生没有确定的互连路径。因此，和常规布图设计技术相比，本发明提供了一种有效的SIC布图设计技术。另外，只在仍未连接上的半导体元件之间设置辅助互连网格线。和在每个半导体元件之间均设置辅助互连网格线的技术相比，本发明可能保持尽可能小的芯片尺寸。
图1a表示本发明第1实施例的自动互连步骤完成后的互连布线结果。
图1b表示第1实施例的辅助IGL设置步骤完成后的互连布线结果。
图1c表示第1实施例的最后互连布线结果。
图1d表示如图1c所示的半导体芯片的剖面图。
图2用图解说明IGLs的Standoff情况。
图3表示第1实施例布图设计方法的流程图。
图4a表示完成本发明第2实施例自动互连步骤后的互连布线结果。
图4b表示第2实施例的最后互连结果。
图5是第2实施例布图设计方法的流程图。
图6a表示由于一个区域周围密集布线造成拥挤，从而仍有互连路径未被确定的例子。
图6b表示在一个预计由互连路径挤满的特定区域提供许多储备IGLs的例子。
图6c表示在一个预料将由互连路径挤满的特定区域的一部分提供储备IGLs的例子。
图7表示第2实施例的例子，其中，设置解除互连约束的优先顺序。
图8表示按常规布图设计方法，通过设计积木块(building block)型SIC的连线获得的互连布线的结果。
图9表示按照本发明的布图设计方法，通过设计积木块型SIC的布线所获得的互连布线结果。
图10用图解说明由常规布图设计技术获得的互连布线结果。
下面参考附图，叙述本发明的最佳实施例。
实施例1参考表示互连布线结果的图1c叙述本发明第1实施例。图1c表示的是自动配置的半导体元件11-16、第1(垂直)互连网格线(IGLs)21-29、第2(水平)IGLs31-38，和第1(重量)辅助IGL41。如此确定IGLs间的间隔，以使在同一水平面上配置的相邻互连路径之间不发生电中断。例如，如图2所示，如果在一个第1(垂直)IGL上面通过的互连路径的宽度＝a，在各个第1(垂直)IGL上面通过的相邻路径之间的间隔＝d，在一个第2(水平)IGL上面通过的互连路径的宽度＝b，在各个第2(水平)IGL上面通过的相邻路径之间的间隔＝C，第1(垂直)IGLs的间隔＝e，第2(水平)IGLs的间隔＝f，可以把它们(即a，b，c，d，e和f)之间的关系写成如下的等式a∶b∶c∶d∶e∶f＝5∶3∶2∶3∶8∶5当提供垂直辅助的IGL时，这种垂直提供的辅助IGL和其相邻第1(垂直)IGL之间的间隔取与间隔“e”相同的数值，而当提供水平的辅助IGL时，如此水平提供的辅助IGL与其相邻第2(水平)IGL取与间隔“f”相同的数值。
图1d表示沿图1c中第2(水平)IGL33所取剖面图中的半导体基片50。如图1d所示，在半导体基片50上面提供的是第2互连层51，在互连层51下面是第1互连层52。因此，第1(垂直)IGLs21-29用于在第2互连层51上面互连布线，第2(水平)IGLs31-38用于在第1互连层52上面互连布线。第1互连层52和第2互连层51都由铝组成，但是在不同工序中形成。因此，关于第1互连层52的互连信息和第2互连层51的互连信息不存储在计算机内的相同层次中。
参考图1d解释上述SIC的制造步骤。首先，为了形成用于构成包含晶体管、二极管、电阻和其它元件的半导体元件的扩散区12a、14a和16a;把P型杂质有选择地扩散进含有n型杂质的半导体基片50的表面。接着，为了使半导体基片50与第1互连层52电隔离，在半导体基片50的表面上形成介质层60a。然后，在与扩散区12a、14a和16a相对应的位置形成窗口。把铝粘附到半导体基片50的整个表面上，并根据互连网104b、102b和105b的数据进行光刻处理，使第1互连层52形成图形。
形成另一个介质层60b以便使第2互连层51与第1互连层52电绝缘。然后，在与第1互连层52与第2互连层51之间互连相应的位置形成通孔。把铝粘附到半导体基片50的整个表面上，根据互连网101、103、104a，以及102a和105a的数据进行光刻处理，使第2互连层51形成图形。为了进行表面保护形成钝化层61。
关于上述步骤(即，杂质扩散步骤、在介质中开窗口的窗口形成步骤、在第1互连层52中形成图形的构图步骤、形成通孔的通孔形成步骤，以及在第2互连层51中形成图形的构图步骤)的数据项被存储在计算机中的不同层次。关于扩散区12a、14a和16a的数据、在介质层中形成窗口的数据，以及在第1互连层52的扩散区12a、14a和16a之上形成半导体元件12、14和16的电极的数据由半导体元件要求。因此，作为各半导体元件所需的层次数据的组合的集合被规定出对应的单元名称。通过指定确定的单元名称为与第1(垂直)IGLs21-29和第2(水平)IGLs31-38相应的坐标来作图。此外，按下述方式进行第1互连层52和第2互连层51之间的连接，将关于通孔形成的数据规定成一个单元名称，并把相应于第1(垂直)IGL和第2(水平)IGL的交点的位置规定为该单元名称。
图1b所示的是与半导体元件11相连的互连网101、和半导体元件14相连的互连网102、和半导体元件(图中未表示)相连的互连网103、用于建立半导体元件12和半导体元件13之间连接的互连网104、用于建立半导体元件13和半导体元件16之间的连接的垂直子网105a和水平子网105b的互连网105、和半导体元件(图中未表示)相连的互连网106，以及和半导体元件15相连的互连网107。
现参考图3解释图1c的SIC布图设计技术。
在步骤201，利用第1(垂直)IGLs21-29和第2(水平)IGLs31-38进行半导体元件11-16的布局，并利用第1和第2互连层51和52实现半导体元件11-16之间的自动互连布线。这样就产生了互连网101-103和105-107(见图1a)。
在步骤202把步骤201的结果和电路图的互连信息进行比较，以便确定是否已成功地建立起全部的互连(即，步骤202检查步骤201的结果，以便发现是否仍有某些互连路径未被设置)。此处，假定发现没有完成连接半导体元件12和13的互连网104。
在步骤203，由于步骤202发现互连网104未完成或者没确定，所以在半导体元件12和13之间的第1(垂直)IGL24和25之间提供单个的垂直辅助IGL41。同时，以与垂直辅助IGL41结构成正比的距离平移半导体元件11-16以及互连网101-103和105-107。虽然插进的垂直辅助IGL41挤进一组已经设置的半导体元件11和12和一组已经设置的半导体元件13-16的位置，但是各组半导体元件中的位置没有产生相关的变化。
下面详细叙述步骤203。对于许多半导体芯片，首先设置第1(垂直)IGLs21-29、第2(水平)IGLs31-38，然后把辅助IGL41插入任意两个IGL之间。注意，在不同位置提供辅助IGL41。然后，选择全部半导体芯片中的一个特别的芯片，其辅助IGL41设在半导体元件12和13之间的第1(垂直)IGL24和25之间。
在半导体元件之间的任何位置都能设置任何数量的辅助IGLs，考虑到相对于剩下来没有设定的其它半导体元件的布局关系，如果像上述那样设置，就可能用较少的工作量进行有效的互连。
在步骤204，产生仍没有完成的互连网104，以便利用辅助的IGL41和在步骤203产生的没有使用的IGL来连接半导体元件12和半导体元件13。如图1c所示，互连网104包括在第1(垂直)辅助IGL41上通过的垂直子网104a、在第2(水平)IGL33上面通过的水平子网104b，和在第2(水平)IGL36上面通过的水平子网104c。
前述步骤完成后，布图设计程序返回到步骤202，进一步检查是否存在未完成的互连路径。如果成功地完成了整个互连，布图设计程序同样也完成了。如果发现某些未完成的互连路径，程序就进入到步骤203以设定一个附加的辅助IGL，然后进入步骤204完成整个的互连。
即使在布线资源(resource)周围设置很多互连路径使半导体元件之间的特别互连资源变成拥挤，而且结果剩下了一个互连路径未能完成，本实施例也能对此提供一个解决方案;通过另外设置一个辅助IGL并利用剩下未使用的IGL，在不改变已经存在的互连网的布局的情况下产生这样一个未完成的互连路径。因此与常规布图设计方法相比，本实施例能够减少重新互连的时间。而采用常规方法，如果发现有未完成的互连网，就要从开始重复它的布图设计的程序。另外，本实施例排除了均匀扩展互连区域的要求，因此，可以保持半导体芯片的尺寸尽可能小。
实施例2现参考附图叙述本发明的第2最佳实施例。图4a和4b表示利用第2实施例的母片技术产生的互连布线的结果。为了方便起见，元件或基本单元元件及元件的互连的布图设计与第1实施例图1c的相同。因此，类似的元件由相同标号表示，只说明本实施例与第1实施例之间的不同的地方。
在图4a和图4b中，标号81表示按照确定的规则在元件11(12)和元件13(14)之间设置的第1(垂直)储备IGL。上述确定规则是根据在包括在其上设置有元件的IGLs的元件之间存在的IGL数量来确定的。例如，设置4个第1(垂直)IGL(即线23-26)，使每4个IGL设置1个第1(垂直)储备IGL81。
在开始的自动互连布线过程中，不许可互连布线在储备IGL81上面通过。
在第1(垂直)IGL23上设置元件11和12。
下面，参照图5解释利用储备IGL81的本实施例的布图设计技术。
在步骤300，在母片型SIC中设置第1(垂直)和第2(水平)IGL21-29及31-38及储备IGL81。然后在步骤301，借助于第1(垂直)IGL21-29及第29(水平)31-38自动产生互连路径。结果，在第1(垂直)IGL24、25和22上分别产生互连网101-103，在第1(垂直)IGL27以及第29(水平)IGL36和33上产生互连网105，在第1(垂直)IGL27及第2(水平)IGL32上产生互连网66，以及在第2(水平)IGL36上产生互连网107。注意，此时，不许可互连布线在储备IGL81上面通过。与第1实施例不同，在图中元件11和12的左边，在第1(垂直)IGL22上面形成互连网103，因为在元件11和13之间(或者在元件12和14之间)限定的间隔不是很大，并且不许可互连布线在储备IGL81上面通过。
在步骤302，检查步骤301的结果，找出是否有没完成的互连路径。假定，步骤302发现在元件12和13之间互连的互连网104没有完成设置，该互连网104由图4a中的点划线表示。
接着，在步骤303，确定是否存在没有使用的储备IGL81。如果存在没有使用的IGL81，在步骤304，解除对它的布线约束(即许可互连布线在储备IGL81上面通过)。换句话说，现在可用储备的IGL81作正规的IGL。
在步骤305，利用在步骤304已经解除布线约束的储备IGL81和剩下的未使用的IGL产生互连网104，以便在元件12和13之间建立连接。由储备IGL81和第2(水平)IGL33及36(见图4b)形成互连网104。
以后，布图设计程序返回到步骤302，进一步检查是否存在没完成的互连路径。在本实施例中，没有剩下未完成的互连路径，布图设计程序结束。如果找到任何其它未完成互连的路径，程序就进到步骤303和再向前进到下一步程序，只在未连接的元件之间进行互连。
重复上述操作的结果，在步骤303可以确定没有留下未使用的储备IGL，换句话说，这意味着所有的储备IGL均已被使用，而不可能增加新的IGL。因此，到那时，停止重复操作步骤。
总之，在本实施例开始的自动互连阶段，如其名称所指出的那样，为以后需要准备出储备IGL81。然而，当由于在元件11-14的周围紧密设置了很多互连路径而没有完成用于在元件11和13之间建立连接的互连网104时，就解除它的互连约束，使上述备用的IGL变成正规的IGL。因此，按照本实施例，不需从开始重复整个布图设计程序。此外，不需要把母片型半导体集成电路改成其上载有很多元件以便于实现再互连的集成电路。换句话说，按照本实施例，可以只设置未完成的互连路径，而不改变现存的互连路径。这就显著地减少了布图设计时间。虽然和常规布图设计方法相比，设置储备IGL81稍微增加了芯片的尺寸，但是如果通过下面将要叙述的方法限制IGL的设备就能够把增加的芯片尺寸减到最小。
现在解释设置储备IGL的另一种方法。如上所述，以前叙述的设置储备IGL的方法取决于元件之间的IGLs的数量，因而这种储备IGL的设定方法是在预计在其附近要提供很多互连布线的具体元件附近预先设置储备IGL。
下面详细叙述考虑布线拥挤程度的预先设置储备IGL的一种方法。在图6(a)中，并排水平地设置3个3端元件(晶体管)111、112和113。把元件113和3个端子(元件电极)b、c、d设置在第1(垂直)IGL28和第2(水平)IGL33-35的交点处。以同样的方法设置其余元件111和112。然后，把第1(垂直)储备IGL82和第2(水平)IGL83或者设置在元件111和112之间的区域里或者设置在元件112和113的另一区间里，这些区域里预计将相对于元件112的中端a(见图6a)发生未完成的互连。根据这种技术，能够为位于中间的元件112(见图1c)的中端a提供一个互连路径，因此可以得到每一条互连路径。和在元件112周围设置4条储备IGL84-87的图6b的情况相比，这种技术能使芯片增加的尺寸减到最小。
下面参考图7叙述对图5所示步骤304的改进。
图7表示设置解除关于储备IGL互连约束的优先顺序的例子。
如图7所示，在元件组11-13和元件组14-16之间设置第1(垂直)储备IGL88-90。在元件13和16的上面是第2(水平)储备IGL91，因此，把第2(水平)储备IGL92设置在元件11和14的上面。配置互连网101-106。如果还有互连网107未完成，储备IGL88的约束比其余的储备IGL的约束先解除，因为IGL88离元件11和13最近。如此解除互连约束的结果，可能利用储备IGL88通过互连网107将元件11和13连接起来。
在上述互连约束解除后，程序返回到步骤302。在图7中，没有剩下未被设置的互连路径。如果发现任何的未完成互连的路径，就解除对第2个最近的储备IGL89的互连约束。
借助于元件11和13附近的储备IGL88，能够产生用于互连元件11和13的互连网107。因此，可能减少互连网107的长度。此外，可以设置又一个用于布线的互连网，以便利用储备IGL89毫无困难地同时连接几个未连接上的元件。
上面已经用母片型SIC布图设计技术的例子说明了第2实施例。第2实施例当然能用于积木块型SIC的布图设计。对于积木块型SIC，基本电路A-J块的内部预先设计好了图形(见图8)。把积木块A-J布局在一个芯片上，利用通道120进行互连。图8表示自动产生互连网101-105布线的一种常规技术，其中，在块B和I之间的互连网104有几次绕道。结果，块E和H之间的互连网106没完成设置。相反，按照本发明，使用较少的IGL(例如，四个IGL)，不过在图8的例子中使用五个IGL，并且设置第2(水平)储备IGL93-95。这防止了互连网105过多发生不希望有的折线，因此，能够有效地利用IGL。在发生互连未完成的情况时，按互连约束的优先次序，采用与第2实施例相同的方法设置储备IGL93-95。不用修改现存的互连网的布线，就能只设置剩下没完成设置的互连网。这减少了布图设置的时间。使储备的IGL数量减到最小，以便把通道120的宽度保持到最小。从而控制了芯片尺寸的增加。
在第1实施例只提供第1(垂直的)辅助IGL，而在第2实施例中仅提供第1(垂直的)储备IGL。但是，这不是约束性的。根据条件，可以使用第2(水平)辅助IGL或者第2(水平)储备IGL，或者共同使用第2辅助IGL和第2储备IGL。
权利要求
1.一种在半导体元件之间或者在各含有多个形成在半导体基片上的半导体元件的积木块之间设置互连的半导体集成电路(SIC)布图设计的方法，包括(1)提供沿所述半导体元件电极或所述积木块电极之间的第1方向延伸的第1互连网格线(IGLs)，(2)提供沿与所述半导体元件电极或所述积木块电极之间的所述第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互连层上产生互连路径，以便如此产生的互连路径在所述第1IGLs上面通过，以及(4)在第2互连层上产生互连路径，以便如此产生的互连路径在所述第2IGLs上面通过，所述SIC布图设计方法包括下述步骤(a)用所述两个互连层自动地产生互连路径，以在所述半导体元件或所述积木块之间建立互连；(b)检查所述互连路径产生步骤的结果，以便发现是否还有某些互连路径未被设定；(c)如果利用所述检查步骤，在具体的半导体元件或具体的积木块之间找到有未设定的互连，在位于所述未连接的半导体元件或所述积木块之间的几个所述第1IGL之间或者在几个所述第2IGL之间设置第1辅助IGL或者第2辅助IGL，与已经按所述辅助IGL的提供量成比例的数量把已经互连的半导体元件或者积木块和已经产生的互连路径挤在一起；以及(d)借助于所述第1或第2辅助IGL和剩下未用的第1和第2IGL产生互连路径，在仍未连接上的半导体元件或积木块之间形成互连。
2.如权利要求1所述的半导体集成电路布图设计方法，进一步包括在所述互连路径产生步骤之前自动设置多个半导体元件或者多个积木块的步骤。
3.如权利要求1所述的半导体集成电路布图设计方法，其中所述互连路径产生步骤是产生互连路径并同时配置多个半导体元件或者积木块的步骤。
4.如权利要求1、2或3所述的半导体集成电路布图设计方法，其中，在仍未连接上的半导体元件或者积木块互连之后，所述半导体集成电路布图设计方法的程序返回到所述的检查步骤，只要检查步骤又发现有未设定的互连路径，就重复进行辅助IGL设置步骤和所述互连路径产生步骤，以便在未连接的半导体元件或者未连接的积木块之间形成互连。
5.如权利要求1、2、3或4所述的半导体集成电路布图设计方法，其中，所述辅助IGL设置步骤在未连接上的半导体元件或未连接上的积木块之间设置辅助IGL，而不改变所有的半导体元件的相对布图设计。
6.一种在半导体元件之间或者在各含有许多形成在半导体基片上的半导体元件的半导体集成电路(SIC)布图设计的方法，包括(1)提供沿所述半导体元件电极或所述积木块的电极之间的第1方向延伸的第一互连网格线(IGLs)，(2)提供沿与所述半导体元件电极之间或所述积木块电极之间的第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互连层上产生互连路径，以便如此产生的互连路径在所述第1IGLs上面通过，(4)，在第2互连层上产生互连路径，以便如此产生的路径在所述第2IGLs上面通过，所述半导体集成电路布图设计方法包括下述步骤(a)在所述第1IGLs之间设置一个禁止用作互连路径的第1储备IGL，同时在所述第2IGLs之间设置一个禁止用作互连路径的第2储备IGL，(b)借助于第1和第2IGL自动产生互连路径，以便在所述半导体元件或所述积木块之间建立起互连，(c)检查所述路径产生步骤的结果，以便发现是否还有某些互连路径没被确定，(d)如果通过所述检查步骤，在规定的半导体元件或者规定的积木块之间发现有未确定的互连，就借助于所述第1和第2储备IGL以及剩下未用的第1和第2IGL产生一个互连路径，以在仍未被连接的所述半导体元件或者所述积木块之间建立互连。
7.如权利要求6所述的半导体集成电路布图设计方法，其中所述储备IGL设置步骤的特征在于所述第1和第2储备IGL的设置分别取决于插入两个半导体元件之间或2个积木块之间的第1IGL的数量和插入在两个半导体元件之间或两个积木块之间的第2IGL的数量。
8.如权利要求7所述的半导体集成电路的布图设计方法，其中所述储备IGL设置步骤的特征在于在配置于两个半导体元件或两个积木块之间的特定数量的许多第1IGL的间隔里设置单个第1储备IGL，在配置于两个半导体元件或两个积木块之间的特定数量的许多第2IGL的间隔里设置单个第2储备IGL。
9.如权利要求6所述的半导体集成电路布图设计方法，其中所述储备IGL设置步骤的特征在于通过评估两个半导体元件或两个积木块之间确定区域的拥挤程度，设置所述第1和第2储备IGL。
10.如权利要求6所述的半导体集成电路布图设计方法，其中，对所述第1和第2储备IGL的每一个预先指定解除互连约束的各自优选顺序，按照所述指定的优先级相继解除所述第1和第2储备IGL的约束，所述互连路径产生步骤产生一个关于未连接的半导体元件或者关于未连接的积木块的互连路径，以便将解除约束的储备IGL用作互连。
11.如权利要求10所述的半导体集成电路布图设计方法，其中，所述优先级根据待连接的半导体元件或积木块之间和每个储备IGL相连的距离而确定，以便将最高优先级分配给离所述未连接的半导体元件或所述未连接的积木块最近的那个储备IGL。
12.如权利要求10或11所述的一种半导体集成电路的布图设计方法，其中，所述互连路径产生步骤通过解除具有最高优先级的第1或第2储备IGL，首先产生一个互连路径以互连仍未连接上的半导体元件或者积木块。如果发现在半导体元件之间或者在积木块之间还有未设定的互连路径，则所述互连路径产生步骤通过解除具有第2最高优先级的第1或第2储备IGL产生另一个互连路径以连接上述半导体元件或者积木块，如果发现还存在未设定的互连路径，就重复相同的步骤直到不再有未被设定的互连路径为止。
全文摘要
用第1互连层上的垂直互连网格线和第2互连层的水平互连网格线在半导体元件间产生互连布线。若特定半导体元件的互连路径没有布线，就在半导体元件间产生辅助的互连网格线。利用辅助互连网格线和仍未使用的互连网格线建立未设定的互连网格线。该方法不改动已定位的半导体元件的布图设计，亦不改变已设定的互连路径。因此，与常规布图设计技术相比，本发明能大大减少布图设计的时间并保持芯片尺寸尽可能小。
文档编号H01L27/118GK1102508SQ94106710
公开日1995年5月10日 申请日期1994年6月20日 优先权日1993年6月21日
发明者田中诚, 大西睦, 光安裕子, 野村尚生 申请人:松下电子工业株式会社