切割方法
【专利摘要】一种切割方法，包括：提供半导体衬底，所述半导体衬底包括测试区、测试区两侧的隔离区、以及隔离区外侧的核心区，半导体衬底表面形成有器件层、所述器件层表面的互连层和互连层表面的焊垫层，所述焊垫层包括位于测试区、隔离区以及核心区上方的若干焊垫以及覆盖所述焊垫和互连层表面的钝化层；刻蚀所述钝化层，在所述钝化层内形成凹槽，所述凹槽暴露出位于核心区、测试区上方的焊垫表面；依次刻蚀钝化层、互连层和器件层至半导体衬底表面，在隔离区与测试区交界处形成隔离沟槽，将钝化层、互连层、器件层断开；沿测试区进行切割，使测试区两侧的半导体衬底、器件层、互连层和焊垫层相互分离。所述方法可以提高切割后芯片的合格率。
【专利说明】
切割方法
技术领域
[0001]本发明涉及半导体技术领域，特别涉及一种切割方法。
【背景技术】
[0002]芯片(Die)的切割一直是半导体业界非常重要的工艺。半导体晶圆(wafer)在历经了复杂的制造工艺后，需要将其分割成若干个电路小片，也就是芯片。如果在芯片分离的阶段无法维持高良品率或因芯片分离方法影响芯片原有的特性，亦或切割的速度过慢造成成本过高，都会对整个芯片的生产会造成相当严重的影响。
[0003]现有一般采用刀片对晶圆进行机械切割以分离芯片，但是在切割过程中，会对晶圆施加较大的机械应力，并且，由于芯片通常具有多层结构，各个材料层之间存在应力，在受到机械切割之后，各个材料层之间的应力释放，导致芯片之间的材料层之间发生分层甚至破裂等问题。并且，现有的半导体芯片制作过程中，芯片的层间介质层通常采用低K介质材料，以降低芯片工作时的RC延迟，但是低K介质材料本身是一种致密度较低，容易发生断裂的材料，在进行刀片切割过程中，切割应力容易造成低K介质材料层发生破碎等问题。上述问题均会导致切割后的芯片合格率。
[0004]现有也可以在进行刀片切割之前，先采用激光切割工艺在晶圆的切割道进行预切害J，将晶圆上各个芯片之间材料层断开，然后再通过刀片切割，直至将各芯片分离。相较于直接采用刀片切割，采用激光进行预切割能够一定程度改善芯片产生分层、断裂等问题，但是由于激光切割的能量非常大，依然无法完全消除上述问题。而且，激光切割的成本非常高，不利于芯片制造成本的下降。
[0005]如何在采用刀片切割的基础上，提高切割后芯片的合格率是亟待解决的问题。
【发明内容】
[0006]本发明解决的问题是提供一种切割方法，提高切割后芯片的合格率。
[0007]为解决上述问题，本发明提供一种切割方法，包括:提供半导体衬底，所述半导体衬底包括测试区、位于测试区两侧的隔离区、以及位于隔离区外侧的核心区，所述半导体衬底表面形成有器件层、位于所述器件层表面的互连层和位于互连层表面的焊垫层，所述焊垫层包括位于测试区、隔离区以及核心区上方的若干焊垫以及覆盖所述焊垫和互连层表面的钝化层；刻蚀所述钝化层，在所述钝化层内形成凹槽，所述凹槽暴露出位于核心区、测试区上方的焊垫表面；依次刻蚀钝化层、互连层和器件层至半导体衬底表面，在隔离区与测试区交界处形成隔离沟槽，将钝化层、互连层、器件层断开；沿隔离沟槽之间的测试区进行切害J，使测试区两侧的半导体衬底、器件层、互连层和焊垫层相互分离。
[0008]可选的，形成所述凹槽和隔离沟槽的方法包括:在所述钝化层表面形成掩膜层，所述掩膜层暴露出核心区、测试区上方的焊垫表面的部分钝化层以及位于测试区与隔离区交界处的部分钝化层表面；以所述掩膜层为掩膜，刻蚀所述钝化层，在钝化层内形成位于核心区、测试区上方的焊垫表面的凹槽，以及位于测试区与隔离区交界处的钝化层内的凹槽；沿所述测试区与隔离区交界处的钝化层内的凹槽继续刻蚀下方的钝化层、互连层和器件层，在隔离区与测试区交界处形成隔离沟槽。
[0009]可选的，所述隔离沟槽的宽度大于0.5微米。
[0010]可选的，还包括:刻蚀所述器件层之后，继续刻蚀部分厚度的半导体衬底，使所述隔离沟槽底部位于半导体衬底内。
[0011]可选的，所述掩膜层的材料为光刻胶。
[0012]可选的，所述隔离沟槽位于半导体衬底内的深度大于5微米。
[0013]可选的，还包括:形成所述隔离沟槽之后，进行清洗处理，去除所述隔离沟槽内的杂质。
[0014]可选的，所述隔离沟槽侧壁与隔离区上的焊垫或者金属互连结构之间的最小距离大于O。
[0015]可选的，所述隔离沟槽侧壁与隔离区上的焊垫或者金属互连结构之间的最小距离大于5微米。
[0016]可选的，所述隔离沟槽侧壁与测试区上的焊垫或者金属互连结构之间的最小距离大于O。
[0017]可选的，所述隔离沟槽侧壁与测试区上的焊垫或者金属互连结构之间的最小距离大于5微米。
[0018]可选的，采用刀片对测试区进行切割，所述刀片切割的速率为20mm/s?50mm/s。
[0019]可选的，形成所述凹槽和隔离沟槽的方法包括:在所述钝化层表面形成第一掩膜层，所述第一掩膜层暴露出核心区、测试区上方的焊垫表面的部分钝化层；以所述第一掩膜层为掩膜，刻蚀所述钝化层，在钝化层内形成位于核心区、测试区上方的焊垫表面的凹槽；去除第一掩膜层，在所述凹槽内和钝化层表面形成第二掩膜层，所述第二掩膜层暴露出测试区与隔离区交界处的部分钝化层表面；以所述第二掩膜层为掩膜，刻蚀所述钝化层、互连层和器件层，在隔离区与测试区交界处形成隔离沟槽。
[0020]可选的，所述第一掩膜层和第二掩膜层的材料为光刻胶。
[0021]可选的，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅层、聚酰亚胺、环氧树脂、酚醛树脂或苯并恶嗪树脂中的一种或几种。
[0022]可选的，所述器件层包括:位于半导体衬底表面的器件，以及覆盖所述器件的第一介质层。
[0023]可选的，所述互连层包括:第二介质层和位于所述第二介质层内的金属互连结构。
[0024]可选的，所述焊垫与金属互连结构电连接。
[0025]可选的，所述第一介质层的材料为氧化硅、碳氧化硅或多孔氧化硅，所述第二介质层的材料为氧化硅、碳氧化硅或多孔氧化硅。
[0026]可选的，采用干法刻蚀工艺，刻蚀所述钝化层、互连层和器件层形成隔离沟槽，所述干法刻蚀工艺采用的刻蚀气体包括CF4、CHF3X2F6或C 3FS中的一种或几种，刻蚀气体流量为 50sccm ?lOOOsccm，压强为 20mTorr ?200mTorro
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明的技术方案中，在钝化层内形成焊垫表面的凹槽的同时，采用干法刻蚀工艺，在半导体衬底的隔离区与测试区交界处上方形成隔离沟槽，将钝化层、互连层、器件层断开；然后再沿隔离沟槽之间的测试区进行切割，使测试区两侧的半导体衬底、器件层、互连层和焊垫层相互分离。由于在进行切割之前，通过隔离沟槽将钝化层、互连层和器件层断开，所以，可以避免切割过程中的应力传递给两侧的钝化层、互连层、器件层，从而避免发生材料层分层、断裂等问题。并且，采用刻蚀工艺形成所述隔离沟槽，不会对各材料层施加应力从而不会导致各材料层之间发生分层或断裂等问题。
[0029]进一步的，可以采用同一个掩膜层作为掩膜，刻蚀钝化层形成位于核心区、测试区上方的焊垫表面的凹槽，以及位于测试区与隔离区交界处的钝化层内的凹槽；然后沿所述测试区与隔离区交界处的钝化层内的凹槽继续刻蚀下方的钝化层、互连层和器件层，在隔离区与测试区交界处形成隔离沟槽。从而不需要额外为形成隔离沟槽而特别形成掩膜层，从而可以简化工艺步骤，节约工艺成本。
[0030]进一步的，所述隔离沟槽的宽度大于0.5微米。一方面便于在掩膜层内形成同样宽度的开口，如果所述开口宽度较小，受到光刻分辨率的限制，很难形成所述开口 ；另一方面，便于采用干法刻蚀工艺形成隔离沟槽，如果所述隔离沟槽宽度过小，在刻蚀形成所述隔离沟槽的过程中，随着刻蚀深度的增大，进入隔离沟槽的刻蚀气体浓度逐渐变小，容易发生刻蚀终止的情况，从而无法将测试区与隔离区上方的钝化层、互连层、器件层完全断开。
[0031]进一步的，刻蚀所述器件层之后，继续刻蚀部分厚度的半导体衬底，使所述隔离沟槽底部位于半导体衬底内。由于所述隔离沟槽的存在，后续在测试区进行切割的过程中，切割应力只能通过隔离沟槽下方的连续材料层进行传递。所述隔离沟槽底部位于半导体衬底内，可以使得位于隔离沟槽两侧的半导体衬底之间也无法传递应力。这样当半导体衬底内形成有半导体器件的过程中，也能够避免应力传递对半导体衬底内形成的半导体器件造成影响。
【附图说明】
[0032]图1至图8是本发明的切割过程的结构示意图。
【具体实施方式】
[0033]如【背景技术】所述，现有的切割技术切割晶圆后分离的芯片合格率有待进一步的提
尚O
[0034]本发明的实施例中，在隔离区与测试区交界处上方形成隔离沟槽，将钝化层、互连层、器件层断开；然后在沿隔离沟槽之间的测试区进行切割，使测试区两侧的半导体衬底、器件层、互连层和焊垫层相互分离。由于在进行切割之前，通过隔离沟槽将钝化层、互连层和器件层断开，所以，可以避免切割过程中的应力传递给两侧的钝化层、互连层、器件层，从而避免发生材料层分层、断裂等问题。
[0035]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0036]请参考图1，提供半导体衬底100，所述半导体衬底包括测试区1、位于测试区I两侧的隔离区II，以及位于隔离区II外侧的核心区III。
[0037]所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为硅。
[0038]所述半导体衬底100包括测试区1、位于测试区I两侧的隔离区II，以及位于隔离区II外侧的核心区III。所述测试区1、隔离区II和核心区III还包括位于半导体衬底100上方的空间。其中，所述测试区I用于形成测试电路和测试键，用于测试芯片内的器件的电学性能，并且，所述测试区I还作为晶圆切割的切割道区域，用于将晶圆上的芯片分离。
[0039]所述隔离区II位于测试区I的两侧，以及核心区III和测试区I之间。所述核心区III用于形成芯片器件，而隔离区II位于核心区的外围，作为核心区III与外界的隔离区域。
[0040]当在半导体衬底100上形成器件层以及各材料层，完成芯片制作之后，对测试区I进行切割后，测试区I两侧的核心区III分离之后，所述隔离区II位于核心区III外围，可以保护所述核心区III以及核心区III上方的器件不受外界环境中的水汽应力的影响，从而保证芯片质量。
[0041]请参考图2，在所述半导体衬底100表面形成器件层200。
[0042]所述器件层200包括:位于半导体衬底100表面的器件，以及覆盖所述器件的第一介质层。
[0043]所述器件包括晶体管、电容、电感或电阻等。
[0044]所述第一介质层覆盖所述器件，将所述器件与后续形成的材料层隔离。所述第一介质层的材料为氧化硅。在本发明的其他实施例中，所述第一介质层的材料还可以是碳氧化硅或多孔氧化硅等低K介质材料，以提高第一介质层的隔离性能，降低器件工作时的RC延迟。
[0045]请参考图3，在所述器件层200表面形成互连层。
[0046]所述互连层包括:第二介质层300和位于所述第二介质层300内的金属互连结构301。
[0047]所述互连层内的金属互连结构301用于连接器件层200内的器件，并形成电路结构。所述金属互连结构301包括互连线以及连接上下层互连线的金属插塞。本实施例中，所述测试区1、隔离区II和核心区III上方均形成有金属互连结构301。所述金属互连结构301通过金属插塞与器件层200内的器件电连接(图中未示出)。
[0048]所述第二介质层300作为金属互连结构301之间的隔离层以及支撑结构，所述第二介质层300的材料可以为氧化硅。在本发明的其他实施例中，所述第二介质层300的材料还可以是碳氧化硅或多孔氧化硅等低K介质材料，以提高第二介质层300的隔离性能，降低金属互连结构301的RC延迟。
[0049]形成所述互连层的过程中，可以在形成第二介质层300之后，再在所述第二介质层内形成通孔和凹槽，在所述通孔和凹槽内填充金属材料，形成所述金属互连结构301，所述金属互连结构301的表面与第二介质层300的表面齐平。所述第二介质层300可以是单层或多层结构。
[0050]请参考图4，在所述互连层300表面形成焊垫层。
[0051]所述焊垫层包括位于测试区1、隔离区II以及核心区III上方的若干焊垫404以及覆盖所述焊垫404和互连层表面的钝化层。
[0052]所述钝化层的材料为氧化硅、氮化硅、氮氧化硅层、聚酰亚胺、环氧树脂、酚醛树脂或苯并恶嗪树脂中的一种或几种，用于保护互连层以及焊垫。本实施例中，所述钝化层的材料为氧化硅。
[0053]本实施例中，所述钝化层包括位于互连层表面的第一钝化层401以及位于第一钝化层401表面的第二钝化层402。所述测试区1、隔离区II以及核心区III上方的焊垫404分别与该区域上的金属互连结构301电连接。本实施例中，所述焊垫404通过金属插塞403与金属互连结构301电连接。
[0054]具体的，可以在互连层表面形成第一钝化层401之后，在所述第一钝化层401内形成通孔，所述通孔暴露出金属互连结构301的部分表面，然后在所述通孔内填充金属材料，形成金属插塞403 ;然后在所述第一钝化层401和金属插塞403表面形成金属层，并图形化所述金属层，形成位于各个金属插塞403表面的焊垫404之后，形成覆盖所述第一钝化层401和焊垫404的第二钝化层402。
[0055]所述焊垫404后续用于封装过程中进行键合或形成焊球。所述焊垫404的材料可以是铜或铝等金属。
[0056]本发明的实施例中，后续刻蚀所述钝化层，在所述钝化层内形成凹槽，所述凹槽暴露出位于核心区II1、测试区I上方的焊垫404表面；并采用干法刻蚀工艺，依次刻蚀钝化层、互连层和器件层200，在隔离区I与测试区II交界处形成隔离沟槽，将钝化层、互连层、器件层断开。
[0057]请参考图5至图7为本实施例中，形成所述凹槽和隔离沟槽的结构示意图。
[0058]请参考图5，在所述钝化层表面形成掩膜层500，所述掩膜层500暴露出核心区
II1、测试区I上方的焊垫404表面的部分钝化层以及位于测试区I与隔离区II交界处的部分钝化层表面。
[0059]具体的，本实施例中，在所述第二钝化层402表面形成所述掩膜层500，所述掩膜层500具有第一开口 501和第二开口 502，所述第一开口 501暴露出核心区II1、测试区I上方的焊垫404表面的部分第二钝化层402，所述第二开口 502，暴露出位于测试区I与隔离区II交界处的部分第二钝化层402表面。
[0060]所述掩膜层500的材料为光刻胶，形成所述掩膜层500的方法包括:采用旋涂工艺在第二钝化层402表面形成光刻胶层之后，对所述光刻胶层进行曝光显影，形成具有第一开口 501和第二开口 502的掩膜层500。
[0061]所述第一开口 501的尺寸和位置对应于后续在焊垫404表面形成的凹槽的位置和尺寸，所述第二开口 502的尺寸和位置对应于后续形成的隔离沟槽的位置和尺寸。
[0062]所述第一开口 501的尺寸略小于焊垫404的表面尺寸，使得后续形成的凹槽能够完全位于焊垫404表面。由于隔离区II主要起到隔离作用，不对芯片电路做出贡献，所以，本实施例中，所述掩膜层500仅在测试区I和核心区II上形成第一开口，后续刻蚀钝化层形成的凹槽仅位于测试区I和核心区II上的焊垫404表面。
[0063]请参考图6，以所述掩膜层500为掩膜，刻蚀所述钝化层，在钝化层内形成位于核心区II1、测试区I上方的焊垫404表面的凹槽503，以及位于测试区I与隔离区II交界处的钝化层内的凹槽504。
[0064]本实施例中，以所述掩膜层500为掩膜，沿第一开口 501刻蚀第二钝化层402至焊垫404表面，形成位于核心区II1、测试区I上方的焊垫404表面的凹槽503 ;同时沿第二开口 502刻蚀所述第二钝化层402，测试区I与隔离区II交界处的第二钝化层402内的凹槽504。所述凹槽503和凹槽504同时形成。
[0065]本实施例中，所述第二钝化层402的材料为氧化硅，采用干法刻蚀工艺刻蚀所述第二钝化层402，所述干法刻蚀工艺采用的可以气体包括CF4、CHF3, C2F6或C 3FS中的一种或几种，以所述焊垫404作为刻蚀停止层。
[0066]在所述测试区I与隔离区II交界处通常不会形成有焊垫，从而所述凹槽504下方依然为钝化层。
[0067]请参考图7，沿所述测试区I与隔离区II交界处钝化层内的凹槽504继续刻蚀下方的钝化层、互连层和器件层200，在隔离区II与测试区I交界处形成隔离沟槽514。
[0068]采用干法刻蚀工艺刻蚀所述钝化层、互连层和器件层200。在所述测试区I与隔离区II交界处的互连层内仅具有第二介质层300，而器件层200内在该位置处也仅包括第一介质层。所以，本实施例中，依次刻蚀凹槽504底部的第二钝化层402、第一钝化层401、第二介质层300和第一介质层至半导体衬底100表面，形成所述隔离沟槽514。
[0069]本实施例中，采用干法刻蚀工艺刻蚀所述钝化层、互连层和器件层200，形成所述隔离沟槽514。所述干法刻蚀工艺对氧化硅具有较高的刻蚀选择性，具体的，所述干法刻蚀采用的刻蚀气体包括CF4、CHF3, C2F6或C3F8中的一种或几种，刻蚀气体流量为50SCCm?lOOOsccm，压强为 20mTorr ?200mTorro
[0070]在本发明的其他实施例中，可以根据钝化层、第二介质层和第一介质层的材料不同，在刻蚀过程中，针对不同的材料层更换不同的刻蚀气体和刻蚀参数。
[0071]所述干法刻蚀工艺主要利用等离子体与材料层发生反应，形成挥发性产物，从而形成所述隔离沟槽514，在刻蚀过程中，不会对各材料层施加应力导致各材料层之间发生分层或断裂等问题。
[0072]在刻蚀过程中，所述掩膜层500(请参考图6)在刻蚀过程中保护其他位置处的钝化层不受刻蚀。形成所述隔离沟槽514之后，去除所述掩膜层500。由于所述干法刻蚀过程对焊垫404的刻蚀速率非常小，所以，凹槽503的深度不会增加。
[0073]所述隔离沟槽514将测试区I与隔离区II上方的钝化层、互连层、器件层断开，使测试区I与隔离区II上方的钝化层、互连层、器件层隔离，从而后续在对测试区I进行切割过程中，切割应力不会传递到隔离区II以及核心区III上方的钝化层、互连层、器件层200，从而可以避免切割过程中，使隔离区II以及核心区III和钝化层、互连层、器件层200内发生分层或断裂等问题。
[0074]所述隔离沟槽514的侧壁可以是垂直或倾斜，所述隔离沟槽514的最小宽度也不需要作特别限定，只需要能够将测试区I与隔离区II上方的钝化层、互连层、器件层隔离。
[0075]本实施例中，所述隔离沟槽514的宽度大于0.5微米，一方面便于在掩膜层500 (请参考图6)内形成同样宽度的第二开口 502 (请参考图6)，如果所述第二开口 502宽度较小，受到光刻分辨率的限制，很难形成所述第二开口 502 ;另一方面，便于采用干法刻蚀工艺形成隔离沟槽514，如果所述隔离沟槽514宽度过小，在刻蚀形成所述隔离沟槽514的过程中，随着刻蚀深度的增大，进入隔离沟槽514的刻蚀气体浓度逐渐变小，容易发生刻蚀终止的情况，从而无法将测试区I与隔离区II上方的钝化层、互连层、器件层完全断开。
[0076]在本发明的其他实施例中，在刻蚀所述器件层200之后，继续刻蚀部分厚度的半导体衬底100，使所述隔离沟槽514底部位于半导体衬底100内。由于所述隔离沟槽514的存在，后续在测试区I进行切割的过程中，切割应力只能通过隔离沟槽514下方的连续材料层进行传递。
[0077]本发明的其他实施例中，所述隔离沟槽514底部位于半导体衬底100内，使得位于隔离沟槽514两侧的半导体衬底100之间也无法传递应力。这样当半导体衬底100内形成有半导体器件的过程中，也能够避免应力传递对半导体衬底100内形成的半导体器件造成影响。
[0078]半导体衬底100内的半导体器件一般形成在靠近半导体衬底100表面区域，本发明的一个实施例中，所述隔离沟槽514位于半导体衬底100内的深度大于5微米，确保半导体衬底100内形成的器件深度都小于隔离沟槽514位于半导体衬底100内的深度，从而避免后续切割过程，对半导体衬底100内的器件造成影响。
[0079]同时为了避免在形成隔离沟槽514的过程中，对测试区I或隔离区II上的焊垫404和金属互连结构301造成影响，所述隔离沟槽514侧壁与隔离区II上的焊垫404或者金属互连结构301之间的最小距离大于0，在本发明的一个实施例中，所述隔离沟槽514侧壁与隔离区II上的焊垫404或者金属互连结构301之间的最小距离大于5微米；所述隔离沟槽514侧壁与测试区I上的焊垫404或者金属互连结构301之间的最小距离大于0，在本发明的一个实施例中，所述隔离沟槽514侧壁与测试区I上的焊垫404或者金属互连结构301之间的最小距离大于5微米。
[0080]在本发明的其他实施例中，在形成所述隔离沟槽514之后，还可以进行清洗处理，去除刻蚀过程在所述隔离沟槽514内形成的杂质。
[0081]本实施例中，通过掩膜层500同时定义了凹槽503和隔离沟槽514的位置和尺寸，并作为刻蚀形成凹槽503和隔离沟槽514的掩膜层，不需要额外形成其他的掩膜层，工艺步骤简化。
[0082]在本发明的其他实施例中，也可以通过不同的掩膜层，分别形成凹槽503和隔离沟槽514。
[0083]在本发明的一个实施例中，形成所述凹槽503和隔离沟槽514的方法包括:在所述钝化层表面形成第一掩膜层，所述第一掩膜层暴露出核心区II1、测试区I上方的焊垫404表面的部分钝化层；以所述第一掩膜层为掩膜，刻蚀所述钝化层，在钝化层内形成位于核心区II1、测试区I上方的焊垫404表面的凹槽503 ;去除第一掩膜层，在所述凹槽503内和钝化层表面形成第二掩膜层，所述第二掩膜层暴露出测试区I与隔离区II交界处的部分钝化层表面；以所述第二掩膜层为掩膜，刻蚀所述钝化层、互连层和器件层至半导体衬底100，在隔离区II与测试区I交界处形成隔离沟槽514。形成所述隔离沟槽514之后，去除所述第二掩膜层。
[0084]所述第一掩膜层和第二掩膜层的材料可以为光刻胶。
[0085]在形成隔离沟槽514的过程中，所述第二掩膜层覆盖焊垫404的表面，避免焊垫404长时间暴露在等离子体氛围内，导致焊垫404的表面粗糙或者受到损伤，影响后续封装过程中，在焊垫404表面进行键合或形成焊锡球的过程中的连接性能。
[0086]在本发明的其他实施例中，可以在形成所述凹槽503之后，通过测试区I上的焊垫404作为测试连接点，进行电性测试，完成测试之后，再形成所述隔离沟槽514。
[0087]请参考图8，沿隔离沟槽514之间的测试区I进行切割，使测试区I两侧的半导体衬底100、器件层200、互连层和焊垫层相互分离。
[0088]采用刀片对测试区进行切割，将所述半导体衬底100及其表面的器件层200、互连层和焊垫层在测试区I断开。
[0089]由于在进行切割之前，所述测试区I与隔离区II之间形成有隔离沟槽514，从而在对测试区I进行切割的过程中，切割过程产生的机械应力只能保留在测试区I内，不会传递给两侧的隔离区II和核心区III，从而切割完成后，隔离区II和核心区III上的各个材料层之间不会发生分层以及破裂等问题。
[0090]本实施例中，所述刀片切割的速率为20mm/s?50mm/s。现有技术直接进行刀片切割时，如果采用上述速率进行切割，会导致切割后分离的芯片的合格率非常低，而本实施例中，由于所述隔离沟槽514的存在，在20mm/s?50mm/s的速率下进行切割，依然能够保持较高的合格率，在本发明的其他实施例中，还可以适当提高所述切割速率，以提高效率。
[0091]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种切割方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底包括测试区、位于测试区两侧的隔离区、以及位于隔离区外侧的核心区，所述半导体衬底表面形成有器件层、位于所述器件层表面的互连层和位于互连层表面的焊垫层，所述焊垫层包括位于测试区、隔离区以及核心区上方的若干焊垫以及覆盖所述焊垫和互连层表面的钝化层； 刻蚀所述钝化层，在所述钝化层内形成凹槽，所述凹槽暴露出位于核心区、测试区上方的焊垫表面； 依次刻蚀钝化层、互连层和器件层至半导体衬底表面，在隔离区与测试区交界处形成隔离沟槽，将钝化层、互连层、器件层断开； 沿隔离沟槽之间的测试区进行切割，使测试区两侧的半导体衬底、器件层、互连层和焊垫层相互分离。2.根据权利要求1所述的切割方法，其特征在于，形成所述凹槽和隔离沟槽的方法包括:在所述钝化层表面形成掩膜层，所述掩膜层暴露出核心区、测试区上方的焊垫表面的部分钝化层以及位于测试区与隔离区交界处的部分钝化层表面；以所述掩膜层为掩膜，刻蚀所述钝化层，在钝化层内形成位于核心区、测试区上方的焊垫表面的凹槽，以及位于测试区与隔离区交界处的钝化层内的凹槽；沿所述测试区与隔离区交界处的钝化层内的凹槽继续刻蚀下方的钝化层、互连层和器件层，在隔离区与测试区交界处形成隔离沟槽。3.根据权利要求1所述的切割方法，其特征在于，所述隔离沟槽的宽度大于0.5微米。4.根据权利要求2所述的切割方法，其特征在于，还包括:刻蚀所述器件层之后，继续刻蚀部分厚度的半导体衬底，使所述隔离沟槽底部位于半导体衬底内。5.根据权利要求2所述的切割方法，其特征在于，所述掩膜层的材料为光刻胶。6.根据权利要求4所述的切割方法，其特征在于，所述隔离沟槽位于半导体衬底内的深度大于5微米。7.根据权利要求1所述的切割方法，其特征在于，还包括:形成所述隔离沟槽之后，进行清洗处理，去除所述隔离沟槽内的杂质。8.根据权利要求1所述的切割方法，其特征在于，所述隔离沟槽侧壁与隔离区上的焊垫或者金属互连结构之间的最小距离大于O。9.根据权利要求1所述的切割方法，其特征在于，所述隔离沟槽侧壁与隔离区上的焊垫或者金属互连结构之间的最小距离大于5微米。10.根据权利要求1所述的切割方法，其特征在于，所述隔离沟槽侧壁与测试区上的焊垫或者金属互连结构之间的最小距离大于O。11.根据权利要求1所述的切割方法，其特征在于，所述隔离沟槽侧壁与测试区上的焊垫或者金属互连结构之间的最小距离大于5微米。12.根据权利要求1所述的切割方法，其特征在于，采用刀片对测试区进行切割，所述刀片切割的速率为20mm/s?50mm/s。13.根据权利要求1所述的切割方法，其特征在于，形成所述凹槽和隔离沟槽的方法包括:在所述钝化层表面形成第一掩膜层，所述第一掩膜层暴露出核心区、测试区上方的焊垫表面的部分钝化层；以所述第一掩膜层为掩膜，刻蚀所述钝化层，在钝化层内形成位于核心区、测试区上方的焊垫表面的凹槽；去除第一掩膜层，在所述凹槽内和钝化层表面形成第二掩膜层，所述第二掩膜层暴露出测试区与隔离区交界处的部分钝化层表面；以所述第二掩膜层为掩膜，刻蚀所述钝化层、互连层和器件层，在隔离区与测试区交界处形成隔离沟槽。14.根据权利要求13所述的切割方法，其特征在于，所述第一掩膜层和第二掩膜层的材料为光刻胶。15.根据权利要求1所述的切割方法，其特征在于，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅层、聚酰亚胺、环氧树脂、酚醛树脂或苯并恶嗪树脂中的一种或几种。16.根据权利要求1所述的切割方法，其特征在于，所述器件层包括:位于半导体衬底表面的器件，以及覆盖所述器件的第一介质层。17.根据权利要求1所述的切割方法，其特征在于，所述互连层包括:第二介质层和位于所述第二介质层内的金属互连结构。18.根据权利要求17所述的切割方法，其特征在于，所述焊垫与金属互连结构电连接。19.根据权利要求18所述的切割方法，其特征在于，所述第一介质层的材料为氧化硅、碳氧化硅或多孔氧化硅，所述第二介质层的材料为氧化硅、碳氧化硅或多孔氧化硅。20.根据权利要求1所述的切割方法，其特征在于，采用干法刻蚀工艺刻蚀所述钝化层、互连层和器件层形成隔离沟槽，所述干法刻蚀工艺采用的刻蚀气体包括CF4、CHF3, C2F6或C3F8中的一种或几种，刻蚀气体流量为50sccm?lOOOsccm，压强为20mTorr?200mTorr。
【文档编号】H01L21/78GK105826251SQ201510011960
【公开日】2016年8月3日
【申请日】2015年1月9日
【发明人】刘吉祥, 刘煊杰, 陈晓军, 江卢山
【申请人】中芯国际集成电路制造(上海)有限公司