具有减少的传导路径区域的电阻式存储器单元的制作方法
【专利摘要】本发明揭示一种形成电阻式存储器单元(例如CBRAM或ReRAM)(140)的方法，其包含：形成底部电极层(102A)；形成所述底部电极的暴露区域的氧化区域(110)；移除接近于所述氧化区域的所述底部电极层的区域以形成具有尖端或尖锐边缘区域(114A、114B)的底部电极；及使第一及第二电解质区域(120A、120B)及第一及第二顶部电极(122A、122B)形成于所述底部电极上以界定不同的第一及第二存储器元件。所述第一存储器元件界定从所述底部电极尖端区域的第一部分经由所述第一电解质区域而到所述第一顶部电极的第一传导纤丝/空位链路径，且第二存储器元件界定从所述底部电极尖端区域的第二部分经由所述第二电解质区域而到所述第二顶部电极的第二传导纤丝/空位链路径。
【专利说明】
具有减少的传导路径区域的电阻式存储器单元
技术领域
[0001]本发明涉及具有用于形成传导路径(例如传导纤丝或空位链)的减少区域的电阻式存储器单元，例如导电桥接随机存取存储器(CBRAM)或电阻式随机存取存储器(ReRAM)单
J L ο
【背景技术】
[0002]电阻式存储器单元(例如导电桥接存储器(CBRAM)及电阻式RAM(ReRAM)单元)为提供优于常规快闪存储器单元的尺度及成本的新型非易失性存储器单元。CBRAM基于固体电解质内的离子的物理重新定位。CBRAM存储器单元可由两个固体金属电极制成，一个固体金属电极相对较惰性(例如钨)，另一固体金属电极具电化学活性(例如银或铜)，其中所述电解质的薄膜在所述两个固体金属电极之间。CBRAM单元的基本理念是通过横跨通常不具传导性的膜施加偏置电压而建立由横跨所述非传导膜的单个或极少纳米级离子形成的可编程传导纤丝。所述非传导膜称为所述电解质，这是因为其通过氧化/还原过程而建立所述纤丝，非常类似于电池。在ReRAM单元中，通过在绝缘体中建立空位链而进行传导。建立所述纤丝/空位链建立接通状态(所述电极之间的高传导)，同时通过施加与焦耳加热电流类似的极性或以较小电流施加相反极性而溶解所述纤丝/空位链以使所述电解质/绝缘体恢复到其非传导切断状态。
[0003]已证实，广泛范围的材料可用于电阻式存储器单元中的电解质及电极两者。一个实例是基于Cu/S1x的单元，其中Cu为活性金属源电极且S1x为电解质。
[0004]电阻式存储器单元面临的一个常见问题是接通状态保持，S卩，使传导路径(纤丝或空位链)尤其在存储器部件通常可承受的高温(85C/125C)下稳定的能力。
[0005]图1展示具有被布置于底部电极12(例如钨)上的顶部电极10(例如铜)的常规CBRAM单元1A，其中电解质或中间电极14(例如S12)被布置于顶部与底部电极之间。当将偏置电压施加到单元IA时，传导纤丝18通过电解质14从底部电极12伸长到顶部电极10。此结构具有各种潜在限制或缺点。举例来说，用于纤丝形成的有效横截面区域(其在本文中称为有效纤丝形成区域(指示为Aff)，或替代地称为“局限区”)相对较大且不受限，从而使纤丝形成区域易受非本征缺陷影响。此外，多纤丝根部形成很可能归因于可导致较弱(不稳健)纤丝的相对较大区域。一般来说，有效纤丝形成区域Aff的直径或宽度(由“X”指示)与从底部电极12到顶部电极10的纤丝伸长距离(在此情况中为电解质14的厚度，由“y”指示)之间的比率越大，多根部纤丝形成的概率越大。此外，较大电解质容积包围纤丝，其提供纤丝的扩散路径且因此可提供较差保持性。因此，限制其中形成传导路径的电解质材料的容积可提供归因于空间局限的更稳健纤丝。可通过减少底部电极12与电解质14之间的接触区域而限制其中形成传导路径的电解质材料的容积。
[0006]如本文中所使用，“传导路径”是指传导纤丝(例如，在CBRAM单元中)、空位链(例如，在基于氧空位的ReRAM单元中)或任何其它类型的传导路径(其用于连接非易失性存储器单元的底部及顶部电极(通常通过被布置于底部与顶部电极之间的电解质层或区域))。如本文中所使用，“电解质层”或“电解质区域”是指传导路径通过其而伸长的底部与顶部电极之间的电解质/绝缘体/存储器层或区域。
[0007]图2展示CBRAM单元形成的某些原理。传导路径18可横向地形成及生长，或分支成多个平行路径。此外，传导路径的位置可随着每一程序/擦除循环而改变。这可有助于边际切换性能、可变性、高温保持问题及/或切换持久性。已展示限制切换容积有益于操作。这些原理适用于ReRAM单元及CBRAM单元。采用这些技术的关键障碍是切换一致性。
[0008]图3A及3B展示CBRAM单元(例如，其具有I个晶体管I个电阻式存储器元件(ITlR)架构)的实例已知底部电极配置IB的示意图及电子显微镜图像。在此实例中，底部电极12为圆柱形通孔，例如具有Ti/TiN衬里的钨填充通孔。底部电极12可提供(例如)约30，OOOnm2的相对较大有效纤丝形成区域Aff或局限区，其可导致上文所论述的问题或缺点中的一或多者。
【发明内容】
[0009]一些实施例提供电阻式存储器单元(例如CBRAM或ReRAM单元)，其比已知单元更精确地聚焦电场，这可提供更一致纤丝形成，从而改进编程电压的一致性及单元可预测性。举例来说，一些实施例提供存储器单元结构，其中使用底部电极的两个单独边缘区域以界定来自单个单元结构的两个单独存储器元件，其中所述底部电极的所述两个边缘区域中的每一者提供从所述底部电极发出的高度聚焦电场。在一些实施例中，可相较于已知电阻式存储器单元而减少此类存储器元件的有效横截面区域或“局限区”。举例来说，可将每一存储器元件的局限区减少到小于1，000歷2、小于100鹽2、小于10鹽2或甚至小于11111120
[0010]根据一个实施例，一种形成电阻式存储器单元(例如CBRAM或ReRAM)的方法可包含:使底部电极层形成于衬底上;氧化所述底部电极层的暴露区域以形成氧化区域;移除接近于所述氧化区域的所述底部电极层的区域，由此形成具有邻近所述氧化区域的尖端区域的底部电极;及(a)使第一电解质区域及第一顶部电极形成于所述底部电极的所述尖端区域的第一部分上，使得所述第一电解质区域被布置于所述第一顶部电极与所述底部电极的所述尖端区域的所述第一部分之间以界定第一存储器元件，且(b)使第二电解质区域及第二顶部电极形成于所述底部电极的所述尖端区域的第二部分上，使得所述第二电解质区域被布置于所述第二顶部电极与所述底部电极的所述尖端区域的所述第二部分之间以界定第二存储器元件，其中所述第二电解质区域及第二顶部电极与所述第一电解质区域及第一顶部电极物理地分离。当将电压偏置施加到所述第一存储器元件时，所述第一存储器元件界定用于从所述底部电极的所述尖端区域的所述第一部分经由所述第一电解质区域而到所述第一顶部电极的传导纤丝或空位链形成的第一路径，且同样地，当将电压偏置施加到所述第二存储器元件时，所述第二存储器元件提供用于从所述底部电极的所述尖端区域的所述第二部分经由所述第二电解质区域而到所述第二顶部电极的传导纤丝或空位链形成的第二路径。
[0011 ]根据另一实施例，一种形成存储器元件阵列的方法可包含:使底部电极层形成于衬底上;氧化所述底部电极层的多个暴露区域以形成彼此间隔开的多个氧化区域;移除相邻氧化区域之间的所述底部电极层的区域，由此形成多个底部电极，每一底部电极具有所述底部电极的上侧处的相应氧化区域及邻近所述相应氧化区域的尖端;及对于每一底部电极，形成一对存储器元件，由所述底部电极尖端的相应区域、相应顶部电极、及被布置于所述相应区域与所述相应顶部电极之间的电解质区域界定每一存储器元件。
[0012]根据另一实施例，提供一种电阻式存储器结构阵列。每一存储器结构可包含:底部电极，其形成于衬底上;氧化区域，其邻近所述底部电极，其中所述底部电极具有接近于所述氧化区域的尖端区域;第一电解质区域及第一顶部电极，其形成于所述底部电极的所述尖端区域的第一部分上，其中所述第一电解质区域被布置于所述第一顶部电极与所述底部电极的所述尖端区域的所述第一部分之间以界定第一存储器元件;及第二电解质区域及第二顶部电极，其位于所述底部电极的所述尖端区域的第二部分上，其中所述第二电解质区域被布置于所述第二顶部电极与所述底部电极的所述尖端区域的所述第二部分之间以界定第二存储器元件。
【附图说明】
[0013]下文参考图式来论述实例实施例，其中:
[0014]图1展示实例常规CBRAM单元；
[0015]图2展示CBRAM单元形成的某些原理；
[0016]图3A及3B展示实例已知CBRAM单元配置的示意图及电子显微镜图像;及
[0017]图4A到4M说明根据本发明的一个实施例的用于形成电阻式存储器单元(例如CBRAM或ReRAM单元)阵列的实例方法。
【具体实施方式】
[0018]图4A到4M说明根据一个实施例的用于形成电阻式存储器单元阵列(例如导电桥接存储器(CBRAM)及电阻式RAM(ReRAM)单元阵列)的实例方法。如图4A中所展示，使用任何适合技术来形成电介质衬底100(例如S12)。接着，如图4B中展示，底部电极层102及硬掩模层104被沉积或形成于电介质衬底100上。底部电极层102可包括任何适合传导材料(例如多晶硅、掺杂多晶硅、非晶硅、掺杂非晶硅或任何其它适合材料)，且可以任何适合方式沉积或形成底部电极层102。硬掩模层104可由任何适合材料(例如氮化硅)形成，且可以所属领域中已知的任何适合方式沉积或形成硬掩模层104。
[0019]接着，如图4C中所展示，使用任何适合光刻技术，(例如)通过使光致抗蚀剂层106形成及图案化于硬掩模层104上而图案化硬掩模层104。如所展示，通过图案化光致抗蚀剂层106而暴露硬掩模层104的某些区域。接着，如图4D中所展示，执行蚀刻工艺以移除光致抗蚀剂层106及对应于图4C中所展示的暴露区域的硬掩模层104的部分，由此形成具有开口阵列105的图案化硬掩模104A。
[0020]图4C及4D的图案化及蚀刻工艺可经选择使得开口105具有任何所要尺寸及形状。举例来说，开口 105可具有圆形或椭圆形横截面(在平行于底部电极层102的平面中)，从而提供圆柱形或细长圆柱形开口 105。作为另一实例，开口 105可具有矩形或(以其它方式)细长横截面(在平行于底部电极层102的平面中)，从而提供细长沟槽式开口 105。开口 105可具有任何其它适合形状及尺寸。
[0021]接着，如图4E中所展示，执行氧化工艺以氧化通过图案化硬掩模104A中的开口105而暴露的底部电极层102的区域，由此形成大量间隔开的氧化区域110。在一些实施例中，每一氧化区域110可具有垂直于底部电极层102而延伸的大体上呈椭圆形、圆形、曲形或(否贝1J)非正交形的横截面(即，图4E中所展示的横截面)。
[0022]接着，如图4F中所展示，移除硬掩模104A且剩余底部电极层102及氧化区域110经蚀刻以形成间隔开底部电极阵列102A及对应氧化区域110。替代地，可在底部电极102A的蚀刻期间移除硬掩模104A。可以任何适合方式(例如，通过将图案化掩模或光致抗蚀剂施加于堆叠上方且利用所述图案化掩模或光致抗蚀剂，或通过使用氧化区域110本身作为掩模(例如，使用对非氧化底部电极材料具选择性的蚀刻))蚀刻底部电极层102及氧化区域110。蚀刻可或可不经图案化以遵循由开口 105界定的图案(且因此遵循氧化区域110的图案)。因此，底部电极102A可具有可与或可不与蚀刻工艺之前的开口 105及氧化区域110的形状及尺寸对应的任何形状及尺寸。举例来说，底部电极102A可具有:圆柱形或细长圆柱形形状，其具有圆形或椭圆形周边;或矩形棱柱形状，其具有细长矩形周边。
[0023 ]另外，可相对于每一氧化区域110的横向或外周边边缘或范围而选择蚀刻的横向边缘。举例来说，参考图4E，蚀刻的横向边缘可与每一氧化区域110的外周边边缘对准，如由虚线Ei所指示。替代地，蚀刻的横向边缘可在每一氧化区域110的外周边边缘外对准，如由虚线E2所指示，使得蚀刻后底部电极102A具有氧化区域110的外周边边缘外的横向区域。替代地，蚀刻的横向边缘可在每一氧化区域110的外周边边缘内对准，如由虚线E3所指示，使得蚀刻延伸以移除氧化区域110的外部分。
[0024]返回到图4F，每一底部电极102A具有邻近相应氧化区域的尖端区域114。可至少部分由氧化区域110界定尖端区域114的形状。举例来说，当氧化区域110的垂直横截面呈椭圆形或以其它方式朝向衬底100向下弯曲时，朝向氧化区域110的横向周边的弯曲区域有助于界定底部电极102A的尖端区域114的形状。因此，在垂直平面中，尖端区域114可界定小于90度的角度α，如图4F中所展示。
[0025]尖端区域114可围绕底部电极102Α的横向周边(例如圆形、椭圆形或矩形周边)部分或完全延伸。在一些实施例中，底部电极102Α的横向周边界定多个边(例如，矩形周边界定四个边)，且尖端区域114沿周边的一条边、两条边、三条边或三条边以上延伸。
[0026]接着，如图4G中所展示，电解质层120及顶部电极层122形成于底部电极阵列102Α及对应氧化区域110上。电解质层120可包括任何适合电介质型或忆阻型材料，例如S1x(例如3池)、663、(^、13(^、1102、662313:^5、6(10、!1?)、(:110^1203或任何其它适合材料。顶部电极层122可包括任何适合传导材料(例如48^1、01、1&3&^、1^141、胃或任何其它适合材料)，且可以任何适合方式沉积或形成顶部电极层122。
[0027]接着，如图4Η中所展示，使用任何适合光刻技术，(例如)通过使光掩模130形成及图案化于顶部电极层122上而图案化堆叠。如所展示，可以界定每一单元结构上的由间隙132分离的一对光掩模区域130Α及130Β的方式图案化光掩模130，其中每一单元结构的中心区域通过每一间隙132而暴露。此外，由间隙133使每一单元结构上的光掩模区域对130Α及130Β与相邻光掩模区域对130Α及130Β分离。
[0028]接着，如图41中所展示，通过间隙132及133而执行蚀刻工艺以移除顶部电极层122的暴露部分及电解质层120的下伏部分。在一些实施例中，蚀刻可对氧化区域110具选择性，使得氧化区域110及下伏底部电极102Α不被移除，同时暴露氧化区域110及底部电极102Α的表面。如所展示，通过间隙133的蚀刻移除相邻底部电极102Α之间的顶部电极层122及电解质层120的部分以使相邻单元结构彼此分离。另外，通过间隙132的蚀刻移除每一氧化区域110/底部电极102A的中心区域上的顶部电极层122及电解质层120的部分，由此在每一氧化区域110/底部电极102A上界定与第二顶部电极122B及第二电解质区域120B物理地分离的第一顶部电极122A及第一电解质区域120A。如下文关于图4K所更详细论述，第一顶部电极122A经布置以与底部电极102A的第一区域相互作用(经由第一电解质区域120A)以界定第一存储器元件140A(如图4J及4K中所指示)，而第二顶部电极122B经布置以与底部电极102A的第二区域相互作用(经由第二电解质区域120B)以界定第二存储器元件140B(如图4J及图4K中所指示)。因此，蚀刻工艺针对每一底部电极102A形成两个不同存储器元件140A及140B。因此，与其中每底部电极形成单个存储器元件的设计相比较，这可使存储器单元的密度翻倍。
[0029]接着，如图4J中所展示，可移除光掩模130的任何剩余部分，从而留下电阻式存储器单元结构140的阵列138，其中每一存储器单元结构140界定一对存储器元件140A及140B，如上文所论述。
[0030]图4K中展示一个存储器单元结构140的特写。如所展示，存储器单元结构140界定一对存储器元件140A及140B。由第一顶部电极122A、底部电极102A的尖端区域114的第一部分114A、及被布置于第一顶部电极122A与第一部分114A之间的第一电解质区域120A界定第一存储器元件140A。类似地，由第二顶部电极122B、底部电极102A的尖端区域114的第二部分114B、及被布置于第二顶部电极122B与第二部分114B之间的第二电解质区域120B界定第二存储器元件140B ο在此实施例中，存储器元件140A为对应存储器元件140B的镜像。在其它实施例中，(例如)通过使蚀刻开口 132(参见参考图41)从相应下伏底部电极102A的中心移位或(例如)通过形成不规则形状的蚀刻开口 132，存储器元件140A可具有不同于其对应存储器元件140B的形状或结构。
[0031]第一存储器元件140A提供用于形成从底部电极102A的第一尖端区域114A通过电解质区域120A而到顶部电极122A的传导纤丝或空位链的第一传导路径CP1。类似地，第二存储器元件140B提供用于形成从底部电极102A的第二尖端区域114B通过电解质区域120B而到顶部电极122B的传导纤丝或空位链的第二传导路径CP2。
[0032]包含相应尖端区域114A或114B的每一存储器元件140A及140B的结构可提供相对较小或受限的有效纤丝形成区域Aff或局限区。举例来说，在大体上垂直于纤丝伸长方向的平面中所测量的每一存储器元件140A/140B的有效纤丝形成区域Aff可小于I ,OOOnm2。在一些实施例中，每一有效纤丝形成区域Aff小于lOOnm2。在特定实施例中，每一有效纤丝形成区域Aff小于I Onm2或甚至小于Inm2。这些减少的局限区可对电阻式存储器单元(例如CBRAM或ReRAM单元)提供比具有较大局限区的单元更可预测且更可靠的纤丝形成。这可提供下列益处中的一或多者:较低擦除电流、低电阻状态(LRS)的较窄分布、较高接通/切断比率(HRS/LRS)、及改进失效率。
[0033]可使用任何适合接触方案来使顶部电极122A及122B连接于任何适合电路中或连接到任何适合电路。举例来说，可形成与顶部电极12 2A及122B接触的顶部接触件，如图4L及4M中所展示。首先，如图4L中所展示，电介质层144可被沉积于存储器元件140A及140B的阵列上。接着，如图4M中所展示，可使用任何适合技术来使顶部接触件150A及150B形成于电介质层144中。如所展示，每一顶部接触件150A接触顶部电极122A的上部分，而每一顶部接触件150B接触顶部电极122B的上部分。可以任何其它适合方式相对于顶部电极122A及122B及其它单元组件而布置顶部接触件150。
[0034]另外，应理解，可以任何适合或常规方式接触每一底部电极102A(例如，用于连接到字线或位线)。举例来说，可通过下拉从存储器膜凹入或偏移的接触件而从上方接触每一底部电极102A。作为另一实例，可通过将底部电极层102直接沉积于硅化活性硅区域且接着在位线的端处接触所述活性区域而从下方接触每一底部电极102A。
[0035]尽管本发明中已详细地描述所揭示的实施例，但应理解，可在不背离本发明的精神及范围的情况下对所述实施例作出各种改变、替代及变更。
【主权项】
1.一种形成电阻式存储器单元的方法，其包括: 使底部电极层形成于衬底上； 氧化所述底部电极层的暴露区域以形成氧化区域； 移除接近于所述氧化区域的所述底部电极层的区域，由此形成具有邻近所述氧化区域的尖端区域的底部电极； 形成: (a)所述底部电极的所述尖端区域的第一部分上的第一电解质区域及第一顶部电极，使得所述第一电解质区域被布置于所述第一顶部电极与所述底部电极的所述尖端区域的所述第一部分之间以界定第一存储器元件;及 (b)所述底部电极的所述尖端区域的第二部分上的第二电解质区域及第二顶部电极，使得所述第二电解质区域被布置于所述第二顶部电极与所述底部电极的所述尖端区域的所述第二部分之间以界定第二存储器元件。2.根据权利要求1所述的方法，其中所述第二电解质区域及第二顶部电极与所述第一电解质区域及第一顶部电极物理地分离。3.根据权利要求1所述的方法，其中所述电阻式存储器单元为导电桥接存储器CBRAM单J L ο4.根据权利要求1所述的方法，其中所述电阻式存储器单元为电阻式RAMReRAM单元。5.根据权利要求1所述的方法，其中: 所述第一存储器元件界定用于形成从所述底部电极的所述尖端区域的所述第一部分通过所述第一电解质区域而到所述第一顶部电极的传导纤丝或空位链的第一路径，且 所述第二存储器元件界定用于形成从所述底部电极的所述尖端区域的所述第二部分通过所述第二电解质区域而到所述第二顶部电极的传导纤丝或空位链的第二路径。6.根据权利要求1所述的方法，其中所述氧化区域在垂直于所述底部电极层的平面中的横截面具有大体上呈椭圆形的形状。7.根据权利要求1所述的方法，其中由所述氧化区域界定所述底部电极的所述尖端区域的形状。8.根据权利要求1所述的方法，其中所述底部电极的所述尖端区域围绕所述底部电极的周边延伸。9.根据权利要求1所述的方法，其中: 所述底部电极层界定所述底部电极的顶侧处的细长边缘;且 所述底部电极的所述尖端区域沿所述底部电极层的所述细长边缘延伸。10.根据权利要求1所述的方法，其中通过下列操作形成所述第一电解质区域、第一顶部电极、第二电解质区域及第二顶部电极: 将电解质层及顶部电极层沉积于所述底部电极及所述氧化区域上;及 蚀除所述电解质层及所述顶部电极层的部分以界定物理分离的所述第一及第二顶部电极及物理分离的所述第一及第二电解质区域。11.根据权利要求10所述的方法，其中蚀刻所述电解质层及顶部电极层的所述部分暴露所述底部电极的中心区域上方的所述氧化区域的部分。12.—种形成存储器元件阵列的方法，其包括: 使底部电极层形成于衬底上； 氧化所述底部电极层的多个暴露区域以形成彼此间隔开的多个氧化区域； 移除相邻氧化区域之间的所述底部电极层的区域，由此形成多个底部电极，每一底部电极具有所述底部电极的上侧处的相应氧化区域及邻近所述相应氧化区域的尖端； 对于每一底部电极，形成一对存储器元件，由所述底部电极尖端的相应区域、相应顶部电极、及布置于所述相应区域与所述相应顶部电极之间的电解质区域界定每一存储器元件。13.根据权利要求12所述的方法，其中形成每一底部电极的所述对存储器元件包括: 使电解质层及顶部电极层形成于所述多个底部电极及相应氧化区域上； 移除所述电解质层及顶部电极层的部分以在所述底部电极及相应氧化区域上形成: (a)所述底部电极尖端的第一区域上的第一电解质区域及第一顶部电极，其中所述第一电解质区域被布置于所述第一顶部电极与所述底部电极尖端的所述第一区域之间;及 (b)所述底部电极尖端的第二区域上的第二电解质区域及第一顶部电极，其中所述第二电解质区域被布置于所述第二顶部电极与所述底部电极尖端的所述第二区域之间，其中所述第二电解质区域及第二顶部电极与所述第一电解质区域及第一顶部电极物理地分离； 其中所述第一顶部电极、所述第一电解质区域及所述底部电极尖端的所述第一区域界定第一存储器元件;且 其中所述第二顶部电极、所述第二电解质区域及所述底部电极尖端的第二区域界定第二存储器元件。14.根据权利要求12所述的方法，其中每一氧化区域在垂直于所述底部电极层的平面中的横截面具有大体上呈椭圆形的形状。15.根据权利要求12所述的方法，其中由所述氧化区域界定所述底部电极的每一尖端区域的形状。16.根据权利要求12所述的方法，其中所述第一存储器元件及第二存储器元件为彼此的镜像。17.—种电阻式存储器结构阵列，所述电阻式存储器结构各自包括: 底部电极，其形成于衬底上； 氧化区域，其邻近所述底部电极； 其中所述底部电极具有接近于所述氧化区域的尖端区域； 第一电解质区域及第一顶部电极，其形成于所述底部电极的所述尖端区域的第一部分上，其中所述第一电解质区域被布置于所述第一顶部电极与所述底部电极的所述尖端区域的所述第一部分之间以界定第一存储器元件;及 第二电解质区域及第二顶部电极，其位于所述底部电极的所述尖端区域的第二部分上，其中所述第二电解质区域被布置于所述第二顶部电极与所述底部电极的所述尖端区域的所述第二部分之间以界定第二存储器元件。18.根据权利要求17所述的单元阵列，其中所述氧化区域在垂直于所述底部电极层的平面中的横截面具有大体上呈椭圆形的形状。19.根据权利要求17所述的单元阵列，其中由所述氧化区域界定所述底部电极的所述尖端区域的形状。20.根据权利要求17所述的单元阵列，其中所述底部电极的所述尖端区域围绕所述底部电极的周边延伸。21.根据权利要求17所述的单元阵列，其中每一单元为导电桥接存储器CBRAM单元。22.根据权利要求17所述的单元阵列，其中每一单元为电阻式RAMReRAM单元。
【文档编号】H01L27/24GK105940516SQ201580005856
【公开日】2016年9月14日
【申请日】2015年2月18日
【发明人】保罗·菲思特, 詹姆士·沃尔斯
【申请人】密克罗奇普技术公司