带有完全自对准的发射极-硅的BiMOS器件及其制造方法

带有完全自对准的发射极-硅的BiMOS器件及其制造方法
【专利摘要】本发明公开带有完全自对准的发射极?硅的BiMOS器件及其制造方法。实施例提供用于制造双极结型晶体管的方法。所述方法包括提供第一传导类型的衬底和布置在所述衬底上的层堆叠，其中层堆叠包括布置在所述衬底的表面区上的第一隔离层、布置在第一隔离层上的牺牲层以及布置在牺牲层上的第二隔离层，其中层堆叠包括通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的集电极层。所述方法进一步包括在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层。所述方法进一步包括在层堆叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠。
【专利说明】
带有完全自对准的发射极-括的B i MOS器件及其制造方法
技术领域
[0001] 实施例设及用于制造双极结型晶体管的方法。进一步的实施例设及用于制造 BiMOS器件(BiMOS是把双极结型晶体管和MOS器件(MOS=金属-氧化物-半导体)集成在一个 单个集成电路器件中的半导体技术）的方法。进一步的实施例设及BiMOS器件。一些实施例 设及特征为带有有利的垂直尺寸的完全自对准的发射极-娃的BiCMOS结构(BiCMOS是把双 极结型晶体管和CMOS晶体管(CMOS=互补金属-氧化物-半导体)集成在一个单个集成电路器 件中的半导体技术）。
【背景技术】
[0002] 在其中相对于集电极和基极W自对准的方式制造发射极的常见的BiCMOS架构中， 依靠镶嵌工艺(damascene process)使发射极娃图案化。然而，所述工艺流程不可避免地导 致发射极娃的上部边缘被置于CMOS栅极的上部边缘W上。由于较长的馈线长度，运导致发 射极电阻的增加，运对双极器件的切换频率具有负面影响。
[0003] 到目前为止，通过在GC形貌(GC=栅极导体)上停止的多晶CMP工艺(CMP=化学机械 抛光)来使发射极图案化。运导致在晶片边缘处的图案破坏，W及发射极高度对在各种布局 当中的多于±30 nm的特定布局（占据密度、围绕物)的强烈依赖关系。
[0004] 因此，将期望具有允许（大体上）独立于BiMOS器件的MOS器件的栅极高度来调整 BiMOS器件的双极结型晶体管的发射极高度的用于制造BiMOS器件的概念。

【发明内容】

[0005] 实施例提供用于制造双极结型晶体管的方法。所述方法包括提供第一传导类型的 衬底和布置在所述衬底上的层堆叠，其中层堆叠包括布置在所述衬底的表面区上的第一隔 离层、布置在第一隔离层上的牺牲层W及布置在牺牲层上的第二隔离层，其中层堆叠包括 通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区而形成在层堆叠中的窗口。所述 方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的集电极层。所述方法 进一步包括在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层。所述方法进 一步包括在层堆叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠， 使得获得层堆叠的窗口的过量填注，其中发射极层具有第一半导体类型。所述方法进一步 包括选择性移除发射极层或发射极层堆叠至少直到第二隔离层。
[0006] 进一步的实施例提供用于在相同衬底上制造 BiMOS器件（即，双极结型晶体管和 MOS器件）的方法。所述方法包括提供第一传导类型的衬底。所述方法进一步包括在衬底的 表面区上提供MOS器件。所述方法进一步包括提供层堆叠，其中所述层堆叠被布置在所述衬 底的表面区上并且在MOS器件上的MOS区中，其中所述层堆叠包括布置在所述衬底的表面区 上并且在MOS器件上的MOS区中的第一隔离层、布置在第一隔离层上的牺牲层和布置在牺牲 层上的第二隔离层，其中层堆叠包括在不同于MOS区的双极区中的通过第二隔离层、牺牲层 和第一隔离层直到衬底的表面区形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的 窗口之内的衬底上提供第一半导体类型的集电极层。所述方法进一步包括在层堆叠的窗口 之内的集电极层上提供第二半导体类型的基极层。所述方法进一步包括在层堆叠的窗口之 内的基极层上提供发射极层或包括发射极层的发射极层堆叠，使得获得层堆叠的窗口的过 量填注并且使得发射极层或发射极层堆叠也在MOS区中被布置在第二隔离区域中，其中发 射极层具有第一半导体类型。所述方法进一步包括在双极区和MOS区中选择性移除发射极 层或发射极层堆叠至少直到第二隔离层。
[0007] 进一步的实施例提供BiMOS器件。所述BiMOS器件包括第一传导类型的衬底、布置 在MOS区中的衬底的表面区上的MOS器件、布置在衬底的表面区上并且在MOS区中的MOS器件 上的层堆叠。层堆叠包括布置在衬底的表面区上并且在MOS器件上的MOS区中的第一隔离 层、布置在第一隔离层上的牺牲层W及布置在牺牲层上的第二隔离层。进一步地，层堆叠包 括在不同于MOS区的双极区中的通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区 形成在层堆叠中的窗口。进一步地，BiMOS器件包括布置在双极区中的衬底的表面区上的双 极结型晶体管，其中双极结型晶体管包括布置在层堆叠的窗口之内的衬底上的第一半导体 类型的集电极层、布置在层堆叠的窗口之内的集电极层上的第二半导体类型的基极层W及 布置在层堆叠的窗口之内的基极层上的发射极层或包括发射极层的发射极层堆叠，其中发 射极层具有第一半导体类型。由此，在衬底的表面区与双极结型晶体管的发射极层或发射 极层堆叠的上部区之间的距离小于在衬底的表面区与在MOS区中的牺牲层的上部表面区之 间的距离。
【附图说明】
[0008] 参考附图在本文中描述本发明的实施例。
[0009] 图1示出根据实施例的用于制造双极结型晶体管的方法的流程图； 图2a示出根据实施例的在提供衬底W及布置在衬底上的层堆叠之后的双极结型晶体 管的示意性横截面视图； 图2b示出根据进一步的实施例的在提供衬底W及布置在衬底上的层堆叠之后的双极 结型晶体管的示意性横截面视图； 图2c示出根据进一步实施例的在提供衬底W及布置在衬底上的层堆叠之后的双极结 型晶体管的示意性横截面视图； 图2d示出根据实施例的在移除在图2b和2c中示出的顶层之后的双极结型晶体管的示 意性横截面视图。 图2e示出根据实施例的在层堆叠的窗口之内的集电极层上提供第二半导体类型的基 极层之后的双极结型晶体管的示意性横截面视图； 图2f示出根据实施例的在层堆叠的窗口的侧壁上提供间隔部之后的双极结型晶体管 的示意性横截面视图； 图2g示出根据实施例的在层堆叠的窗口之内的基极层上提供包括发射极层的发射极 层堆叠使得获得层堆叠的窗口的过量填注之后的双极结型晶体管的示意性横截面视图； 图化示出根据实施例的在选择性移除发射极层或发射极层堆叠至少直到第二隔离层 之后的双极结型晶体管的示意性横截面视图； 图3示出根据实施例的用于制造 BiMOS器件的方法的流程图； 图4a示出根据实施例的在双极区中和在MOS区中选择性移除发射极层或发射极层堆叠 至少直到第二隔离层之前的BiMOS器件的示意性横截面视图； 图4b示出根据实施例的在双极区中和在MOS区中选择性移除发射极层或发射极层堆叠 至少直到第二隔离层之后的BiMOS器件的示意性横截面视图； 图4c示出根据实施例的最终BiMOS器件的示意性横截面视图； 图5a示出根据实施例的在层堆叠的窗口之内的基极层上提供包括发射极层的发射极 层堆叠，使得获得层堆叠的窗口的过量填注并且使得发射极层堆叠也在MOS区中被布置在 第二隔离层上之后的BiMOS器件的示意性横截面视图； 图5b在图中示出针对250 nm的发射极宽度的由共形沉积引起的凹陷与沉积厚度的比 例（凹陷/沉积(d i VO t/d巧））； 图5c(包括图5C-1和图5C-2)在表中示出作为沉积的娃厚度和发射极宽度的函数的凹 陷深度(相对凹陷深度和绝对凹陷深度）； 图6a示出BiMOS器件的双极区的扫描电子显微镜图像； 图6b示出BiMOS器件的双极区的扫描电子显微镜图像； 图6c示出BiMOS器件的MOS区的扫描电子显微镜图像 图7a示出带有新的电介质堆叠的BiMOS器件的MOS区的扫描电子显微镜图像。 图7b示出在CMOS栅极形貌上的传统沉积的台阶覆盖的扫描电子图像。
[0010] 相等或等同元件或者带有相等或等同功能性的元件在下面的描述中由相等或等 同的参考数字来表示。
【具体实施方式】
[0011] 图1示出用于制造双极结型晶体管(BJT)的方法10的流程图。方法包括提供第一传 导类型的衬底W及布置在衬底上的层堆叠的步骤12,其中所述层堆叠包括布置在衬底的表 面区上的第一隔离层、布置在第一隔离层上的牺牲层W及布置在牺牲层上的第二隔离层， 其中所述层堆叠包括通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区而形成在层 堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的 集电极层的步骤14。所述方法进一步包括在层堆叠的窗口之内的集电极层上提供第二半导 体类型的基极层的步骤16。所述方法进一步包括在层堆叠的窗口之内的基极层上提供发射 极层或包括发射极层的发射极层堆叠，使得获得层堆叠的窗口的过量填注的步骤18,其中 所述发射极层具有第一半导体类型。所述方法进一步包括选择性移除发射极层或发射极层 堆叠至少直到第二隔离层的步骤20。
[0012] 在下面，关于示出在用于制造双极结型晶体管的方法10的不同步骤之后的双极结 型晶体管的示意性横截面视图的图2a至化来具体描述用于制造双极结型晶体管的方法10。
[0013] 图2a示出在提供衬底102和布置在衬底102上的层堆叠104之后的双极结型晶体管 100的示意性横截面视图。衬底102能够具有第一传导类型。层堆叠104能够包括布置在衬底 102的表面区108上的第一隔离层106、布置在第一隔离层106上的牺牲层110 W及布置在牺 牲层110上的第二隔离层112。层堆叠104能够包括通过第二隔离层112、牺牲层110和第一隔 离层106直到衬底102的表面区108形成在层堆叠104中的窗口 114。
[0014] 观察到如在本文中使用的表达"布置在…上"可W指代第一层(例如，第一隔离层 106)被直接布置在第二层(例如，衬底102)上，即在第一层与第二层之间没有第=层。然而 如在本文中使用的表达"布置在…上"还可W指代第=层被布置在第一层(例如，第一隔离 层106)与第二层(例如，衬底102)之间。
[0015] 第一隔离层106和第二隔离层112中的至少一个能够包括小于9的相对介电常数。 根据示例性实施方式，第一隔离层106和第二隔离层112当中的至少一个能够包括小于7的 相对介电常数。当牺牲层是SiN(氮化娃)层时，第一隔离层106和/或第二隔离层112的相对 介电常数可W被选择为小于7。进一步地，第一隔离层106和第二隔离层112当中的至少一个 能够包括小于4.5的相对介电常数。例如，第一隔离层106和第二隔离层112当中的至少一个 能够是包括4.3的相对介电常数的Si化(二氧化娃)层。
[0016] 因此，如在图2a中所指示的那样，第一隔离层能够是第一 Si化层，其中第二隔离层 能够是第二Si化层。由此第一隔离层106和第二隔离层112当中的至少一个能够是皿P Si02 层(皿P=高密度等离子体），即使用高密度等离子体工艺制造的Si02层。
[0017] 图化示出根据进一步的实施例的在提供衬底102W及布置在衬底102上的层堆叠 104之后的双极结型晶体管100的示意性横截面视图。与图2a相比，层堆叠104可W可选择地 进一步包括布置在第二隔离层112上的顶层(或顶掩模）120。顶层120例如能够是SiN层(或 Si师更掩模）。由此，窗口 114能够也通过顶层120形成在层堆叠104中。
[0018] 图2c示出根据进一步实施例的在提供衬底102和布置在衬底102上的层堆叠104之 后的双极结型晶体管100的示意性横截面视图。与图2a相比，层堆叠104可W可选择地进一 步包括布置在第二隔离层112上的顶层(或顶掩模)120。顶层120例如能够是碳层(或碳硬掩 模）。能够使用化学气相沉积(CVD)来制造碳层。由此，窗口 114能够也通过顶层120形成在层 堆叠104中。
[0019] 如在图化和2c中指示的那样，第一隔离106和第二隔离层112可W包括相对于牺牲 层110和可选择的顶层120的拉回（pul化ack)。例如，如已经提到的那样，第一隔离层106和 第二隔离层112能够是Si化层，其中在那个情况下可W使用HF刻蚀工艺(HF=氨氣酸)来获得 所述拉回。
[0020] 图2d示出在移除示出在图2b和图2c中示出的顶层120之后的双极结型晶体管100 的示意性横截面视图。如关于图化和2c所讨论的那样，顶掩模120能够分别是Si师更掩模或 碳硬掩模。能够例如通过顶SiN RTCVD(RTCVD=快速热化学气相沉积）SiN(在HFEG(HFEG=氨 氣乙二醇(HFEG)中的快速刻蚀或者通过假SiN LPCVD化PCVD=低压化学气相沉积）（在HFEG 中的缓慢刻蚀)来移除Si师g掩模。能够在Si化拉回之后通过由化(氧气)等离子体进行的无 损剥离或者通过干法和/或湿法刻蚀工艺来移除(CVD)碳硬掩模(作为掩模层）。
[0021] 如在图2d中示出的那样，形成在层堆叠104中的窗口 114能够包括在第一隔离层 106之间的第一区域122和在第二隔离层112之间的第二区域124当中的至少一个中的梯形 形式。在图2d中，层堆叠104的窗口 114包括在第一隔离层106之间的第一区域122中的梯形 形式和在第二隔离层112之间的第二区域124中的梯形形式两者。由此，在第一隔离层之间 的第一区域122的梯形形式的两个底边中的较短的一个能够面向牺牲层110。相似地，在第 二隔离层之间的第二区域124的梯形形式的两个底边中的较短的一个能够面向牺牲层110。
[0022] 换言之，面向层堆叠104的窗口 114的第一隔离层106和第二隔离层112当中的至少 一个的侧面能够至少部分变圆或弄斜(变尖）。由此，第一隔离层106和第二隔离层112当中 的至少一个的侧面能够至少部分变圆或弄斜，使得窗口 114的开口朝向牺牲层110小于朝向 衬底102的表面区108或第二隔离层112的上部表面区128。例如，第一隔离层106和第二隔离 层112当中的至少一个能够是Si化层。在那种情况下，能够依靠（或使用）高密度等离子体 (皿P)工艺(例如皿P Si〇2)来获得至少部分变圆或弄斜的侧面。
[0023] 进一步地，第一隔离层106和第二隔离层112当中的至少一个能够包括具有第一刻 蚀率的第一隔离子层1〇6_1和112_1 W及具有不同于第一刻蚀率的第二刻蚀率的第二隔离 子层 106_2和 112_2。
[0024] 如已经提到的那样，第一隔离层106和第二隔离层112当中的至少一个能够是Si化 层。在那种情况下，第一隔离子层1〇6_1和112_1能够是HDP Si化子层，例如使用高密度等离 子体工艺制造的Si化层，其中第二隔离子层106_2和112_2能够是共形Si化子层。由此，针对 第一隔离层106,第二隔离子层(共形Si化子层）106_2可W被布置在衬底102上，其中第一隔 离子层(HDP Si化子层）106_1可W被布置在第二隔离子层(共形Si化子层）106_2上。针对第 二隔离层112,第一隔离子层(HDP Si化子层）112_1可W被布置在牺牲层110上，其中第二隔 离子层(共形Si化子层）112_2可W被布置在第一隔离子层化DP Si化子层）112_1上。
[0025] 在图2d中由从高到低的箭头指示第一和第二Si化层106和112的渐变的湿法刻蚀 率。可W通过短时热P册S(PH0S=)或HFEG来获得第一和/或第二隔离层106和112的至少部分 变圆或变尖。例如，可W通过稀HF湿法刻蚀或者通过干法刻蚀来获得第一和/或第二隔离层 106和112的锥形。
[0026] 注意到在没有在图化和2c中示出的可选择的顶层120的情况下也可W获得层堆叠 104的W上描述的形状。
[0027] 与图2a相比，图2d进一步示出在层堆叠104的窗口 140之内的衬底102上提供的第 一半导体类型的集电极层130。例如，可W在层堆叠104的窗口 114之内的衬底102上(并且在 第一隔离层106上)外延生长集电极层130。集电极层130能够是娃集电极层。
[0028] 图2e示出在层堆叠104的窗口 114之内的集电极层130上提供第二半导体类型的基 极层132之后的双极结型晶体管100的示意性横截面视图。例如，可W在层堆叠104的窗口 114之内的集电极层130上外延生长基极层132。基极层132能够是SiGe(娃错)层。因此，双极 结型晶体管(BJT)IOO能够是异质结型双极晶体管(皿T)。
[0029] 图2f示出在层堆叠104的窗口 114的侧壁上提供间隔部(发射极-基极间隔部）140 之后的双极结型晶体管100的示意性横截面视图。间隔部140可W包括在层堆叠104的窗口 114的侧壁上提供的Si化层142。可选地，间隔部可W进一步包括在Si化层142上提供的SiN层 144。
[0030] 图2g示出在层堆叠 104的窗口 114之内在基极层132上(并且在间隔部140上）提供 包括发射极层152的发射极层堆叠 150使得获得层堆叠 104的窗口 114的过量填注之后的双 极结型晶体管100的示意性横截面视图。发射极层152能够具有第一半导体类型。
[0031] 提供发射极层堆叠150能够包括在层堆叠104的窗口 114之内的基极层132上生长 发射极层152W及在发射极层152上沉积可选择的盖层154。例如，能够在基极层132上外延 生长发射极层。由此在图2g中，用参考数字152'来指示发射极层152的单晶生长部分。盖层 154能够是多晶娃盖层。能够使用避免在多晶娃盖层154中的空隙的工艺来沉积多晶娃盖层 154。例如，LPCVD (LPCVD=低压化学气相沉积)能够用于沉积多晶娃盖层154。
[0032] 代替提供包括发射极152和盖层154的发射极层堆叠150,还可能在层堆叠104的窗 口 114之内的基极层132上(仅仅)提供发射极层152，使得获得层堆叠104的窗口 114的过量 填注。
[0033] 如在图2g中示出的那样，发射极宽度(EW)能够变尖W便避免接缝(seam)。
[0034] 图化示出在选择性移除发射极层152或发射极层堆叠150至少直到第二隔离层112 之后的双极结型晶体管100的示意性横截面视图。如在图化中指示的那样，可选择地，发射 极层152或发射极层堆叠150能够被选择性移除直到获得在层堆叠104的窗口 114之内的发 射极层152或发射极层堆叠150的过刻蚀，使得发射极层堆叠150或发射极层152的上部表面 区156低于第二隔离层112的上部表面区128。
[0035] 例如，能够使用干法刻蚀工艺来选择性移除发射极层152或发射极堆叠层150。自 然，也可W使用湿法刻蚀工艺。进一步地，刻蚀工艺可W是各向同性刻蚀工艺。换言之，带有 端点的各向同性凹入能够用于移除发射极层152或发射极层堆叠150。可选择地，可W获得 例如±15 nm的过刻蚀。例如，具有220 nm宽度的发射极可W具有在30 nm与80 nm之间的所 得到的高度。
[0036] 观察到在本文中使用的表达"选择性移除"意指(大体上)仅仅移除发射极层152或 发射极层堆叠 150,或者换言之，移除发射极层152或发射极层堆叠 150而不移除第二隔离层 112。
[0037] 第一半导体类型能够是n型，即主要包括自由电子作为电荷载流子的半导体材料， 其中第二半导体类型能够是P型，即主要包括自由空穴作为电荷载流子的半导体材料。
[0038] W上描述的用于制造双极结型晶体管100的方法10能够有利地用于制造 BiMOS器 件。BiMOS是在一个单个集成电路器件中集成双极结型晶体管和MOS器件(MOS=金属-氧化 物-半导体)(例如，MOS晶体管）的半导体技术。
[0039] 图3示出用于在相同衬底上制造BiMOS晶体管器件（即，双极结型晶体管和MOS器件 (例如，MOS晶体管））的方法30的流程图。所述方法包括提供第一传导类型的衬底的步骤32。 所述方法进一步包括在衬底的表面区上提供MOS器件(例如，MOS晶体管、MOS电阻器或电容 器)的步骤34。所述方法进一步包括提供层堆叠的步骤36,其中层堆叠被布置在衬底的表面 区上并且在MOS器件上的MOS区中，其中层堆叠包括布置在衬底的表面区上并且在MOS器件 上的MOS区中的第一隔离层、布置在第一隔离层上的牺牲层和布置在牺牲层上的第二隔离 层，其中层堆叠包括在不同于MOS区的双极区中的通过第二隔离层、牺牲层和第一隔离层直 到衬底的表面区形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底 上提供第一半导体类型的集电极层的步骤38。所述方法进一步包括在层堆叠的窗口之内的 集电极层上提供第二半导体类型的基极层的步骤40。所述方法进一步包括步骤42:在层堆 叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠，使得获得层堆叠 的窗口的过量填注并且使得发射极层或发射极层堆叠也在MOS区中被布置在第二隔离区域 上，其中发射极层具有第一半导体类型。方法进一步包括在双极区和MOS区中选择性移除发 射极层或发射极层堆叠至少直到第二隔离层的步骤44。
[0040] 随后，假设MOS器件是MOS晶体管。然而，MOS器件也能够是与MOS晶体管相比导致相 同或相似形貌的电阻器或电容器。
[0041] 在下面，关于示出在用于制造BiMOS器件的方法30的不同步骤之后的BiMOS器件的 示意性横截面视图的图4a至4c来具体描述用于制造BiMOS器件的方法30。
[0042] 图4a示出在双极区中和在MOS区中选择性移除发射极层152或发射极层堆叠150至 少直到第二隔离层112之前的BiMOS器件200的示意性横截面视图。
[0043] 进一步地，图4a示出在BiMOS器件200的双极区中的双极结型晶体管IOOdMMOS器 件200的双极结型晶体管100与贯穿图1至化所示出并且讨论的双极结型晶体管100相等或 等同，使得其描述也适用于在图4a至4c中示出的BiMOS器件200的双极结型晶体管100。
[0044] 此外，图4a示出在BiMOS器件200的MOS区中的MOS晶体管202,或者更确切地说示出 MOS晶体管202的栅极。层堆叠104被布置在MOS晶体管202上的MOS区中并且在衬底102上的 MOS晶体管202周围的区域中。
[0045] 层堆叠104能够被提供在衬底的表面区108上并且在MOS晶体管202上，使得由掩埋 的MOS晶体管202(掩埋在层堆叠104之下）所导致的第二隔离层112的测平（leveling)包括 相对于衬底102的表面区108的30° (或20°或10°或5°)的最大倾斜。换言之，如在图4a中所指 示的那样，层堆叠104能够被提供成使得获得小于30°的侧壁角度，运是对于无残余多晶凹 入工艺所期望的。
[0046] 进一步地，如在图4a中所指示的那样，由用于制造在本文中公开的BiMOS器件200 的方法30可获得在双极结型晶体管100与MOS晶体管202之间，或者更确切地说在面向MOS晶 体管202的间隔部140的侧壁141与MOS晶体管202的栅极的侧壁203之间的1.5 ym或更少的 距离(沿着平行于衬底102的表面108的几何线）。与此相反，传统基于CMP的制造方法将需要 大于10 ym的距离W从较低法的区移除材料。
[0047] 进一步地，在面向MOS晶体管202的发射极窗口 114的面(或侧壁)与面向双极晶体 管100的MOS晶体管202的栅极(M0S器件多晶（栅极导体或多晶导体）的面(或侧壁)203之间 的距离能够小于200 nm、500 nm、l ym、1.5 ym或者3 ym。
[004引对于130皿和90 nm技术，目标栅极接触高度是150 nm，其中估计120皿的最小值 W及180 nm的最大值。
[0049] 进一步地，如能够由图4a得到的那样，由于HDP台阶覆盖(HDP=高密度等离子体)在 MOS区中没有收聚(pinching)结构。
[0050] 图4b示出在双极区中和在MOS区中选择性移除发射极层152或发射极层堆叠150至 少直到第二隔离层112之后的BiMOS器件200的示意性横截面视图。由此，在双极区中和在 MOS区中移除发射极层152或发射极层堆叠150直到第二隔离层112而不移除层堆叠104,或 者更确切地说而不移除第二隔离层112。
[0051] 在图4b中，由箭头指示数个距离或高度。具体地，Dl指示第一隔离层106的高度。D2 指示牺牲层110的高度。D3指示MOS晶体管202,或者更确切地说MOS晶体管202的栅极接触的 高度。D4指示集电极层130和基极层132的高度。D5指示在牺牲层110的顶表面区与在双极区 中的发射极层的顶表面区156之间的距离。D6指示发射极层152或发射极层堆叠150的高度。
[0052] 在双极区中和在MOS区中能够移除发射极层152或发射极层堆叠150直到第二隔离 层112,使得在衬底102的表面区108与双极结型晶体管的发射极层152或发射极层堆叠150 的上部表面区156之间的距离小于在衬底102的表面区108和在MOS区（直接在MOS晶体管202 W上）中的牺牲层110的上部表面区157之间的距离。换言之，发射极电极的顶水平面156可 W比Dl + D2 + D3更靠近娃衬底102。
[0053] 进一步地，能够移除发射极层152或发射极层堆叠150使得在衬底102的表面区108 与双极结型晶体管100的发射极层152或发射极层堆叠150的上部区156之间的距离小于在 衬底102的表面区108与在MOS区（在MOS晶体管202 W上）中的第一隔离层106的上部表面区 158之间的距离。换言之，发射极电极的顶水平面156可W比Dl + D3更靠近娃衬底102。
[0054] 进一步地，能够移除发射极层152或发射极层堆叠150,使得在衬底102的表面区 108与发射极层152或发射极层堆叠150的上部区156之间的距离小于或等于在衬底102的表 面区108与MOS晶体管202的上部表面区160之间的距离。换言之，发射极电极的顶水平面156 能够比D3更靠近娃衬底102。运是最积极的(aggressive)情况。它允许更短的皿T堆叠(皿T= 异质结型双极晶体管）W及因此更快速的器件。
[0055] 在下面，给出针对SiGe异质结型双极晶体管的目标尺寸。第一隔离层106的高度Dl 能够在50与85皿之间（更小的值用于高性能）。牺牲层110的高度D2能够在40与80 nm之间 (同上XMOS晶体管(或MOS栅极)202的高度D3能够在105与190皿之间（下限按照可靠性，示 例：90 nm技术）。集电极130和基极132-起的高度D4能够是65至125 nm(更小就更陕速）。在 牺牲层110的顶表面区与在双极区中的发射极的顶表面区156之间的距离D5能够在0与40 nm之间。发射极层152或发射极层堆叠150的高度能够在40至60 nm之间（最小值由娃化工艺 限制）。
[0056] 图4c示出根据实施例的最终BiMOS器件200的示意性横截面视图。与图4b相比，在 双极区中牺牲层110已由接触双极结型晶体管100的基极层132的接触层170代替。进一步 地，SiN层172已被提供在衬底102上，在双极区中在接触层170和发射极层152或发射极堆叠 层150上，并且在MOS区中在MOS晶体管202上，或者更确切地说在MOS晶体管202的栅极上。此 夕h已提供经由接触层170接触基极层132、发射极层152、M0S晶体管202的栅极和MOS晶体管 202的源极/漏极的接触180。
[0化7] 在图4c中，也指示了在图4b中已经指示的距离Dl至D5。
[0058] 由此，双极结型晶体管100的发射极层152或发射极层堆叠150的上部表面区156能 够小于在衬底102的表面区108与在双极区中的接触层170的上部表面区之间的距离与在衬 底102的表面区108与在MOS区中的MOS晶体管202的上部表面区160之间的距离的和。换言 之，发射极电极的顶水平面156可W比Dl + D2 + D3更靠近娃衬底102。
[0059] 进一步地，在衬底102的表面区108与双极结型晶体管100的发射极层152或发射极 层堆叠150的上部表面区156之间的距离能够小于在衬底102的表面区108与在双极区中的 第一隔离层106的上部表面区173之间的距离与在衬底102的表面区108与在MOS区中的MOS 晶体管202的上部表面区160之间的距离的和。换言之，发射极电极的顶水平面156可W比Dl + D3更靠近娃衬底102。
[0060] 进一步地，在衬底102的表面区108与双极结型晶体管100的发射极层152或发射极 层堆叠150的上部区之间的距离能够小于或等于在衬底102的表面区108与在MOS区中的MOS 晶体管的上部表面区160之间的距离。换言之，发射极电极的顶水平面156可W比D3更靠近 娃衬底102。
[0061] 图5a示出在层堆叠104的窗口 114之内的基极层132上提供包括发射极层152的发 射极层堆叠150,使得获得层堆叠104的窗口 114的过量填注并且使得发射极层堆叠150也在 MOS区中被布置在第二隔离层112上(在图5a中未示出）之后的BiMOS器件202的示意性横截 面视图。因此，图5a与图4a大体上示出相同，使得图4a的描述也适用于在图5a中示出的 BiMOS器件202。然而，与图4a相比，在图5a中进一步通过箭头指示发射极宽度(EW)、多晶娃 层154的高度W及凹陷。进一步地，在图5a中指示高度h，该高度h描述直接在发射极层152W 上的多晶娃发射极层154的高度。
[0062] 由此，图5a示出其中多晶娃发射极层154的厚度或高度rO等于发射极宽度(EW_CD) 的特殊情况。在那种情况下，凹陷深度能被计算成：
因此，针对400 nm沉积预期~20 nm(或者更小）的凹陷。
[0063] 图化在图中示出针对250 nm的发射极宽度(EW_CD)的从共形沉积引起的凹陷与沉 积厚度的比例（凹陷/沉积）。由此，纵坐标描述凹陷深度与沉积的膜厚度的比例，并且横坐 标描述沉积的膜厚度。
[0064] 图5c在表中示出作为沉积的娃厚度和发射极葡度的函数的凹陷深度(相对凹陷深 度和绝对凹陷深度）。进一步地，在图5c中，给出关系
。由 此，在图5c中，箭头指示可能的目标配置。Wnm来指示所有值。
[0065] 图6a和6b示出BiMOS器件200窗口的双极区的扫描电子显微镜图像，所述BiMOS器 件200窗口用发射极材料填充并且随后凹入到潜在目标深度。进一步地，图6a和图6b示出指 示122 nm和95nm的凹入深度，其紧密地匹配根据针对发射极凹入在图5c中示出的凹入深度 计算而得到的预测的差值。
[0066] 注意到针对图6a和化，根据凹陷计算预期25 nm的差值。
[0067] 图6c示出BiMOS器件200的MOS区的扫描电子显微镜图像。从图6c能够看到所述工 艺实现令人惊讶的平坦的最终形貌。
[006引图7a示出带有新的电介质堆叠化PCVD与HDP Si02 / LPSiN / HDP Si02)的BiMOS 器件的MOS区的扫描电子显微镜图像。由HDP 2x Si化获得的轮廓具有小于10°的侧壁角 度。
[0069] 图7b示出在CMOS栅极形貌上的传统沉积的台阶覆盖的扫描电子图像。注意到运不 是目标堆叠，不同的技术(从底部到顶部:LPCVD Si02、多晶娃、SiN)。
[0070] 如在W上的讨论之后变得清楚的那样，提供其中相对于集电极和基极将W自对准 的方式生成发射极的BiMOS(或BiCMOS)架构。目前，依靠镶嵌工艺来使发射极娃图案化。然 而，运个工艺流不可避免地导致发射极娃的上部边缘被置于CMOS栅极的上部边缘W上。由 于较长的馈线长度，运导致发射极电阻的增加，运对双极器件的切换频率具有负面影响。通 过在本文中公开的制造方法解决了所述问题，发射极的高度不再直接与MOS栅极的高度联 系。进一步地，同时减少了工艺容限和工艺复杂性。
[0071] 到目前为止，如之前所描述的那样已由包含在PC形貌上的停止的多晶CMP工艺来 使发射极图案化。结果是与在晶片边缘处的图案破坏W及发射极高度对在各种布局当中的 多于±30 nm的特定布局（占据密度、围绕物)的强烈依赖关系有关的W上描述的问题。
[0072] 代替使用包含预平坦化的CMP工艺，建议沉积和基于干法刻蚀的凹入工艺的有利 组合。
[0073] 因此，优点是发射极高度可W被设置成独立于MOS栅极高度，特别地被设置成比 MOS栅极高度低得多。运允许使发射极的馈线电阻最小化。进一步地，优点是垂直容限预期 被减少到小于所述值的一半，由此相当多地减少电气参数的容限。针对fmax〉500 G化的 皿T(异质结型双极晶体管），发射极的馈线电阻是器件性能的决定性量。进一步地，优点是 可W减少工艺成本，由于能够避免昂贵的CMP工艺。
[0074] 实施例提供皿T架构，其中发射极高度可W被设置成独立于MOS形貌W便使馈线电 阻最小化。
【主权项】
1. 一种用于制造双极结型晶体管（100)的方法（10)，所述方法（10)包括： 提供（12)第一传导类型的衬底（102)和布置在所述衬底（102)上的层堆叠（104)，其中 层堆叠（104)包括布置在所述衬底（102)的表面区（108)上的第一隔离层（106)、布置在第一 隔离层（106)上的牺牲层（110)以及布置在牺牲层（110)上的第二隔离层（112)，其中层堆叠 (104)包括通过第二隔离层（112)、牺牲层（110)和第一隔离层（106)直到衬底（102)的表面 区（108)形成在层堆叠（104)中的窗口（114); 在层堆叠（104)的窗口（114)之内的衬底（102)上提供（14)第一半导体类型的集电极层 (130)； 在层堆叠（104)的窗口（114)之内的集电极层上提供（16)第二半导体类型的基极层 (132)； 在层堆叠（104)的窗口（114)之内的基极层（132)上提供（18)发射极层（152)或包括发 射极层（152)的发射极层堆叠（150)，使得获得层堆叠（104)的窗口（114)的过量填注，其中 发射极层(152)具有第一半导体类型；以及 选择性移除(20)发射极层(152)或发射极层堆叠至少直到第二隔离层(112)。2. 根据权利要求1所述的用于制造的方法（10)，其中形成在层堆叠（104)中的窗口 (114)包括在第一隔离层（106)之间的第一区域和在第二隔离层（112)之间的第二区域当中 的至少一个中的梯形形式。3. 根据权利要求1所述的用于制造的方法（10)，其中面向层堆叠（104)的窗口（114)的 第一隔离层(106)和第二隔离层(112)当中的至少一个的侧面至少部分变圆或者弄斜。4. 根据权利要求1所述的用于制造的方法（10)，其中提供发射极层（152)包括在层堆叠 (104)的窗口（ 114)之内的基极层(132)上生长发射极层(152)。5. 根据权利要求1所述的用于制造的方法（10)，其中提供发射极层堆叠（150)包括在层 堆叠（104)的窗口（114)之内的基极层（132)上生长发射极层（152)并且在发射极层（152)上 沉积盖层（154)。6. 根据权利要求1所述的用于制造的方法（10)，其中间隔部（140)在提供发射极层 (152)或发射极层堆叠（150)之前被提供在层堆叠（104)的窗口（ 114)的侧壁上。7. 根据权利要求1所述的用于制造的方法（10)，其中选择性移除发射极层（152)或发射 极层堆叠（150)直到获得在层堆叠（104)的窗口（114)之内的发射极层（152)或发射极层堆 叠（150)的过刻蚀，使得发射极层（152)或发射极层堆叠（150)的上部表面区（156)低于第二 隔离层（112)的上部表面区（128)。8. 根据权利要求1所述的用于制造的方法（10)，其中使用干法刻蚀工艺来选择性移除 发射极层（152)或发射极堆叠层（150)。9. 根据权利要求1所述的用于制造的方法（10)，其中第一隔离层（106)和第二隔离层 (112 )当中的至少一个包括小于9的相对介电常数。10. 根据权利要求1所述的用于制造的方法（10)，其中第一隔离层（106)和第二隔离层 (112)当中的至少一个包括具有第一刻蚀率的第一隔离子层和具有不同于第一刻蚀率的第 二刻蚀率的第二隔离子层。11. 根据权利要求1所述的用于制造的方法（10)，其中第一隔离层（106)是第一 Si02层， 并且其中第二隔离层（112)是第二Si02层。12. 根据权利要求1所述的用于制造的方法（10)，其中使用高密度等离子体工艺制造第 一隔离层（106)和第二隔离层（112)当中的至少一个。13. 根据权利要求1所述的用于制造的方法(10)，其中牺牲层是SiN层。14. 一种用于制造 BiMOS器件(200 )的方法(30 )，所述方法包括： 提供(32)第一传导类型的衬底（102); 在衬底（102 )的表面区上提供(34 )M0S器件(202 ); 提供层堆叠（104)，其中所述层堆叠（104)被布置在所述衬底（102)的表面区上并且在 M0S器件（202)上的M0S区中，其中所述层堆叠（104)包括布置在所述衬底（102)的表面区上 并且在M0S器件（202)上的M0S区中的第一隔离层（106)、布置在第一隔离层（106)上的牺牲 层（110)和布置在牺牲层（110)上的第二隔离层（112)，其中层堆叠（104)包括在不同于M0S 区的双极区中的通过第二隔离层（112)、牺牲层（110)和第一隔离层（106)直到衬底（102)的 表面区形成在层堆叠（104)中的窗口（114); 在层堆叠（104)的窗口（114)之内的衬底（102)上提供(36)第一半导体类型的集电极层 (130)； 在层堆叠（104)的窗口（114)之内的集电极层（130)上提供(38)第二半导体类型的基极 层(132); 在层堆叠（104)的窗口（114)之内的基极层上提供(40)发射极层（152)或包括发射极层 (152)的发射极层堆叠（150)，使得获得层堆叠（104)的窗口（114)的过量填注并且使得发射 极层（152)或发射极层堆叠（150)也在M0S区中被布置在第二隔离层（112)上，其中发射极层 (152)具有第一半导体类型；以及 在双极区和M0S区中选择性移除(42)发射极层（152)或发射极层堆叠（150)至少直到第 二隔离层（112)。15. 根据权利要求14所述的用于制造的方法(30)，其中在双极区和M0S区中移除发射极 层（152)或发射极层堆叠（150)直到第二隔离层（112)，使得在衬底（102)的表面区与双极结 型晶体管的发射极层（152)或发射极层堆叠（150)的上部区之间的距离小于在衬底（102)的 表面区（108)与在M0S区中的牺牲层（110)的上部表面区（157)之间的距离。16. 根据权利要求14或15所述的用于制造的方法(30)，其中在双极区和M0S区中移除发 射极层（152)或发射极层堆叠（150)直到第二隔离层（112)，而不移除在M0S区中的层堆叠 (104)。17. 根据权利要求14至16中的一项权利要求所述的用于制造的方法(30)，其中在衬底 (102)的表面区上并且在M0S器件上提供层堆叠（104)使得由掩埋的M0S器件(202)导致的第 二隔离层（112)的测平包括相对于衬底（102)的表面区的30°的最大倾斜。 18 ·-种 BiMOS 器件（200)，包括： 第一传导类型的衬底（102); 布置在M0S区中的衬底（102)的表面区（108)上的M0S器件(202); 布置在衬底（102)的表面区（108)上并且在M0S区中的M0S器件（202)上的层堆叠（104)， 其中层堆叠（104)包括布置在衬底（102)的表面区上并且在M0S器件上的M0S区中的第一隔 离层（106)、布置在第一隔离层（106)上的第一传导类型的接触层（170)以及布置在接触层 (170)上的第二隔离层（112)，其中层堆叠（104)包括在不同于M0S区的双极区中的通过第二 隔离层（112)、接触层（170)和第一隔离层（106)直到衬底（102)的表面区形成在层堆叠 (104)中的窗口（114); 布置在双极区中的衬底（102)的表面区上的双极结型晶体管，其中双极结型晶体管包 括布置在层堆叠（104)的窗口（114)之内的衬底（102)上的第一半导体类型的集电极层、布 置在层堆叠（104)的窗口（114)之内的集电极层上的第二半导体类型的基极层以及布置在 层堆叠（104)的窗口（114)之内的基极层上的发射极层（152)或包括发射极层（152)的发射 极层堆叠(150)，其中发射极层(152)具有第一半导体类型； 其中，在衬底（102 )的表面区（108 )与双极结型晶体管（100 )的发射极层（152 )或发射极 层堆叠（150)的上部表面区（156)之间的距离小于在衬底（102)的表面区（108)与在双极区 中的接触层（170)的上部表面区（171)之间的距离与在衬底（102)的表面区（108)与在MOS区 中的MOS器件(202)的上部表面区（160)之间的距离的和。19. 根据权利要求18所述的BiMOS器件（200)，其中在衬底（102)的表面区（108)与双极 结型晶体管（100)的发射极层（152)或发射极层堆叠（150)的上部表面区（156)之间的距离 小于在衬底（102)的表面区（108)与在双极区中的第一隔离层（106)的上部表面区（173)之 间的距离与在衬底（102)的表面区（108)与在M0S区中的M0S器件（202)的上部表面区（160) 之间的距离的和。20. 根据权利要求18所述的BiMOS器件（200)，其中在衬底（102)的表面区（108)与双极 结型晶体管（100)的发射极层（152)或发射极层堆叠（150)的上部区之间的距离小于或等于 在衬底（102)的表面区（108)与M0S器件的上部表面区（160)之间的距离。21. 根据权利要求18所述的BiMOS器件（200)，其中在面向M0S器件202的窗口（114)的面 与面向双极晶体管（100)的M0S器件(202)的栅极的面之间的距离等于或小于3 μπι。22. 根据权利要求18所述的BiMOS器件（200)，其中在面向MOS器件202的窗口（114)的面 与面向双极晶体管（100)的M0S器件(202)的栅极的面之间的距离等于或小于1.5 μπι。23. 根据权利要求18所述的BiMOS器件（200)，其中在面向MOS器件202的窗口（114)的面 与面向双极晶体管（100)的M0S器件(202)的栅极的面之间的距离等于或小于1 μπι。24. 根据权利要求18所述的BiMOS器件（200)，其中在面向MOS器件202的窗口（114)的面 与面向双极晶体管（100)的M0S器件(202)的栅极的面之间的距离等于或小于500 nm。25. 根据权利要求18所述的BiMOS器件（200)，其中在面向MOS器件202的窗口（114)的面 与面向双极晶体管（100)的M0S器件(202)的栅极的面之间的距离等于或小于200 nm。
【文档编号】H01L21/8249GK106098627SQ201610275892
【公开日】2016年11月9日
【申请日】2016年4月29日 公开号201610275892.5, CN 106098627 A, CN 106098627A, CN 201610275892, CN-A-106098627, CN106098627 A, CN106098627A, CN201610275892, CN201610275892.5
【发明人】F.霍夫曼, D.曼格, A.普里比尔, M.普罗布斯特, S.特根
【申请人】英飞凌科技股份有限公司