专利名称：开关控制电路的制作方法
技术领域：
本发明涉及一种开关控制电路。
背景技术：
在一般的开关电源电路中设置有过电流保护电路，该过电流保护电路用于防止规定值以上的电流流过驱动负载的功率晶体管。作为过电流保护电路，已知例如以下一种逐脉冲(Pulse byPulse)方式的过电流保护电路在每个开关周期内对流经功率晶体管的电流是否为规定值以上的电流、即对该电流是否是过电流进行检测，当该电流是过电流时使功率晶体管截止(例如，参照专利文献1)。专利文献1 日本特开2009-261100号公报
发明内容
发明要解决的问题但是，在使用逐脉冲方式的过电流保护电路的开关电源电路中，在负载短路的情况下，在每个开关周期内过电流会流经功率晶体管。因此，当负载长时间持续短路时，有时功率晶体管等会被击穿。本发明是鉴于上述问题而完成的，目的在于提供一种能够抑制功率晶体管由于过电流而被击穿这种情况发生的开关控制电路。用于解决问题的方案为了达到上述目的，本发明的一个侧面所涉及的开关控制电路为了从输入电压生成目标电平的输出电压，对输入电极被施加了上述输入电压的晶体管的开关进行控制，并且在来自上述晶体管的输出电流大于基准电流的情况下使上述晶体管截止，该开关控制电路具备基准电压生成电路，其生成第一基准电压，该第一基准电压对应于随着上述输出电压的降低而上述基准电流变小的情况；比较电路，其对与上述输出电流相应的电压和上述第一基准电压进行比较；以及驱动电路，在上述比较电路判断为与上述输出电流相应的电压小于上述第一基准电压的情况下，基于与上述输出电压相应的反馈电压以及与上述目标电平相应的第二基准电压使上述晶体管导通截止以使上述输出电压的电平变为上述目标电平，在上述比较电路判断为与上述输出电流相应的电压大于上述第一基准电压的情况下，使上述晶体管截止。发明的效果本发明能够提供一种可抑制功率晶体管由于过电流而被击穿这种情况发生的开关控制电路。
图1是表示作为本发明的一个实施方式的开关电源电路10的结构的图。图2是表示基准电压电路60的结构的图。
图3是用于说明基准电压电路60的动作的图。图4是用于说明负载没有发生短路情况下的开关电源电路10的动作的图。图5是用于说明负载发生短路情况下的开关电源电路10的动作的图。图6是表示负载发生短路情况下的输出电压Vout与输出电流Iout之间的关系的图。附图标记说明10 开关电源电路；11 负载；20 电源IC ；30 二极管；31 电感器；32、33 电容器；35 37 电阻；40 迟滞比较器；41 振荡电路；42 时钟生成电路；43 误差放大电路； 44,61 比较器；45 =AND电路；46 =D触发器；47 驱动电路；48 过电流检测电路；50,70,71 PMOS晶体管；60 基准电压电路；72、73 偏置电流源；74、75 电阻。
具体实施例方式根据本说明书和添附附图的记载，至少可明确以下事项。图1是表示作为本发明的一个实施方式的开关电源电路10的结构的图。开关电源电路10例如为从输入电压Vin生成期望的输出电压Vout的电路，其构成为包括电源IC 20、二极管30、电感器31、电容器32、33以及电阻；35 37。负载11为例如CPU (Central Processing Unit 中央处理器)等集成电路，以输出电压Vout为电源电压进行动作。电源IC 20 (开关控制电路)为具备端子IN、OUT、RC、FB的集成电路。对端子IN 施加输入电压Vin，端子OUT上连接有二极管30和电感器31。二极管30为在后述的PMOS 晶体管50截止时用于使电流流经电感器31的元件。电感器31和电容器32构成使端子OUT的电压的高频成分衰减的低通滤波器。因此，在电容器32中生成直流电平的输出电压Vout。对端子FB施加反馈电压Vfb，该反馈电压Vfb为用电阻36、37对输出电压Vout进行分压后得到的电压。另外，在端子RC上连接有用于防止输出电压Vout发生振荡、即所谓的用于相位补偿的电阻33和电容器35。另外，电源IC 20构成为包括迟滞比较器40、振荡电路41、时钟生成电路42、误差放大电路43、比较器44、AND电路45、D触发器46、驱动电路47、过电流检测电路48、PMOS 晶体管50以及电阻51。此外，迟滞比较器40、振荡电路41、时钟生成电路42、误差放大电路43、比较器44、AND电路45、D触发器46以及驱动电路47相当于驱动电路，比较器44、 AND电路45、D触发器46以及驱动电路47相当于控制电路。迟滞比较器40对基于规定的基准电压Vrefl而决定的迟滞电压(Vb 1、Vb2)与施加到端子FB上的反馈电压Vfb进行比较，来使输出电压Vol发生变化。当反馈电压Vfb高于电压Vbl时，迟滞比较器40使输出电压Vol例如变为高电平(下面称为H电平)，当反馈电压低于电压Vb2(电压Vbl >电压Vl^)时，迟滞比较器40使输出电压Vol例如变为低电平(下面称为L电平)。此外，电压Vb2的电平相当于第二电平。输出电压Vol为H电平的情况下，振荡电路41输出频率为fl的锯齿形状的振荡信号Vosc，输出电压Vol为L电平的情况下，振荡电路41输出低于频率fl的频率为f2的锯齿形状的振荡信号Vosc。
在振荡信号Vosc从下降变为上升的时刻，时钟生成电路42输出H电平的时钟信号 Vck。误差放大电路43为对作为施加到端子FB上的反馈电压Vfb与规定的基准电压 Vref2之间的差的误差进行放大的电路。此外，基准电压Vref2 (第二基准电压)为根据期望的输出电压Vout而决定的电压。另外，在误差放大电路43的输出端与接地端GND之间经由端子RC连接有用于相位补偿的电容器33和电阻35。此外，将误差放大电路43的输出端与端子RC相连接的节点的电压设为电压Ve。比较器44对电压Ve与振荡信号Vosc的大小进行比较，来使输出的电压Vc发生变化。在此，将电压Ve施加到比较器44的非反转输入端子，将振荡信号Vosc施加到比较器44的反转输入端子。因此，当振荡信号Vosc的电平低于电压Ve的电平时电压Vc为H 电平，当振荡信号Vosc的电平高于电压Ve的电平时电压Vc为L电平。AND电路45计算电压Vc与来自后述的过电流检测电路48的输出这两者的逻辑积，输出到D触发器46。对D触发器46的D输入端输入电压Vc，对D触发器46的C输入端输入时钟信号 Vck,对D触发器46的R输入端输入AND电路45的输出。因此，在AND电路45的输出为H 电平的情况下，从Q输出端输出时钟信号Vck为H电平时的电压Vc的逻辑电平。另一方面， 在AND电路45的输出为L电平的情况下，D触发器46复位，Q输出变为L电平。驱动电路47基于D触发器46的Q输出端输出的电压Vq来切换PMOS晶体管50。 具体地说，当电压Vq为H电平时，使PMOS晶体管50导通。另一方面，当电压Vq为L电平时，使PMOS晶体管50截止。过电流检测电路48对以下情况进行检测来自PMOS晶体管50的电流Iout是否为过电流、即来自PMOS晶体管50的电流Iout是否在表示电流Iout为过电流的基准电流以上。过电流检测电路48构成为包括基准电压电路60和比较器61。此外，在电流Iout大于基准电流的情况下，过电流检测电路48检测为电流Iout是过电流。PMOS晶体管50为用于驱动负载11的功率晶体管，经由电阻51对该PMOS晶体管 50的源电极(输入电极)施加输入电压Vin。电阻51为用于检测输出电流Iout的检测电阻。此外，将连接电阻51与PMOS晶体管50的源电极的节点的电压设为电压VI。例如，当将电阻51的电阻值设为Rl时，电压 Vl为Vl = Vin-Rl X lout。因而，当输出电流Iout变大时电压Vl变小。基准电压电路60(基准电压生成电路)为输出与基准电流相对应的基准电压 Vref3(第一基准电压)的电路。另外，基准电压电路60根据反馈电压Vfb的电平来改变基准电压Vref3的电平。因此，成为用于判断输出电流是否为过电流的基准的基准电流随反馈电压Vfb而发生变化。此外，后面对基准电压电路60进行详细说明。比较器61是为了判断输出电流Iout是否为过电流而对电压Vl与基准电压Vref3 进行比较的电路。如上所述，当输出电流Iout变大时电压Vl变小。在电压Vl大于基准电压Vref 3的情况下，比较器61输出表示输出电流Iout不是过电流的H电平的电压Vo2。另一方面，在电压Vl低于基准电压Vref3的情况下，比较器61输出表示输出电流Iout为过电流的L电平的电压Vo2。基准电压电路60的详细内容
如图2所示，基准电压电路60构成为包括PMOS晶体管70、71、偏置电流源72、73 以及电阻74、75。此外，PMOS晶体管70、71、偏置电流源72、73以及电阻74相当于偏置电流电路。PMOS晶体管70的源电极经由电阻74与PMOS晶体管71的源电极相连接。另夕卜， 对连接PMOS晶体管70的源电极与电阻74的节点提供来自偏置电流源72的规定的偏置电流让1。因此，PMOS晶体管70、71、偏置电流源72以及电阻74构成差动电路。此外，电阻 74为PMOS晶体管71的所谓的源电阻。另外，在此，对PMOS晶体管70的栅电极施加规定电平的电压Vb3，对PMOS晶体管 71的栅电极施加反馈电压Vfb。因此，在反馈电压Vfb高于电压Vb3的情况下，PMOS晶体管70导通，PMOS晶体管71截止。因而，在这种情况下，将偏置电流rtl提供给PMOS晶体管70。另一方面，当反馈电压Vfb降低为低于电压Vb3时，随着反馈电压Vfb的降低而流经 PMOS晶体管70的电流逐渐减少，流经PMOS晶体管71的电流逐渐增加。此外，在本实施方式中，对PMOS晶体管70、71进行设计，使得例如当反馈电压Vfb降低为低于电压Vb3的电压Vb4时偏置电流Ibl全部流入PMOS晶体管71。偏置电流源73生成大于偏置电流Ibl的偏置电流Ib2。另外，偏置电流源73的一端与电阻75的一端以及PMOS晶体管71的漏电极相连接。在本实施方式中，将在连接偏置电流源73与电阻75的节点上产生的电压设为基准电压Vref3，将电阻75的电阻值设为 R2。在此，参照图3来说明基准电压电路60的动作。首先，在电压Vfb >电压Vb3的范围内，PMOS晶体管71截止，流经PMOS晶体管71的电流为零，因此偏置电流1 全部流经电阻75。因此，基准电压Vref3为Vref3 = Vin_Il32XR2。接着，如上所述，当电压Vfb低于电压Vb3时，流经PMOS晶体管71的电流逐渐增加。在此，偏置电流源73的偏置电流1 是恒定的，因此结果是流经电阻75的电流减少。 因此，基准电压Vref3随着反馈电压Vfb的降低而变高。并且，当反馈电压Vfb降低为电压 Vb4时，偏置电流Ibl全部流经PMOS晶体管71，因此流经电阻75的电流变为让2_让1。艮口， 在电压Vfb <电压Vb4的范围内，Vref3 = Vin-(Ib2-Ibl) XR2。这样，基准电压电路60输出随反馈电压Vfb的降低而变大的基准电压Vref3。此外，如上所述，基准电压Vref3是成为用于判断输出电流Iout是否为过电流的基准的电压。另外，与基准电压Vref3进行比较的电压Vl随输出电流Iout的增大而减小。因此，当基准电压Vref3的电平变大时，比较器 61判断输入电流为过电流的基准电流变小。这样，随反馈电压Vfb的降低，基准电压电路 60使判断输出电流Iout为过电流时的基准电流上升。此外，电压Vb3的电平相当于第一电平。命、载、没有豆g各t書况下的开关申i原申i各10的云M乍在此，参照图4来说明负载没有发生短路情况下的开关电源电路10的动作的一例。此外，在此，开关电源电路10生成期望电平的输出电压Vout，设流经负载11的负载电流IL的平均值为电流IA。另外，选择电阻36、37以使生成期望电平的输出电压Vout时的反馈电压Vfb高于迟滞比较器40的电压Vbl。因此，来自迟滞比较器40的输出电压Vol为 H电平，振荡信号Vosc的频率为fl。并且，对基准电压电路60进行设计，使得在上述条件下驱动负载11时，电压Vl的最小电平高于电压Vref3。
首先，在时刻t0，当振荡信号Vosc的电平低于电压Ve的电平时，电压Vc变为H电平。然后，在振荡信号Vosc上升的时刻tl时钟信号Vck变为H电平时，电压Vq变为H电平。因此，PMOS晶体管50导通。当PMOS晶体管50导通时，有输出电流Iout流过PMOS晶体管50，因此电压Vl的电平从Vin降低lout XRl。如上所述，负载电流IL为电流IA时的电压Vl的最小电平高于基准电压Vref3，因此电压Vo2始终为H电平。因此，AND电路45 的输出也为H电平。接着，当在时刻t2振荡信号Vosc的电平高于电压Ve时，电压Vc变为L电平。其结果为，AND电路的输出变为L电平，D触发器46复位。因而，电压Vq变为L电平，PMOS晶体管50截止。另外，当在时刻t3振荡信号Vosc的电平低于电压Ve时，与时刻tO —样，电压Vc变为H电平。在时刻t3以后，重复进行时刻tO t3的动作。在此，例如，在输出电压Vout上升的情况下，反馈电压Vfb也上升。当反馈电压 Vfb高于基准电压Vref2时，电压Ve降低。因此，电压Vq为H电平期间、即PMOS晶体管50 导通期间变短，输出电压Vout降低。因而，上升的输出电压Vout和反馈电压Vfb都降低。 另一方面，在输出电压Vout降低的情况下，反馈电压Vfb也降低。并且，当反馈电压Vfb低于基准电压Vref2时，电压Ve上升。因此，电压Vq为H电平的期间、即PMOS晶体管50截止的期间变长。因而，降低的输出电压Vout和反馈电压Vfb都上升。这样，对反馈电压Vfb 进行反馈控制使其与基准电压Vref —致来使电源IC20持续生成期望的电压Vout。储料髓龍幡10白憾乍接着，参照图5来说明由于事故等原因而负载发生短路的情况下的开关电源电路 10的动作的一例。当负载发生短路时，端子OUT与接地端之间在电气上几乎呈短路状态。 因此，输出电压Vout从期望的电平向OV降低。另外，当在这种状态下PMOS晶体管50导通时，来自生成输入电压Vin的电源的电流经由电阻51和PMOS晶体管50的导通电阻而流入接地端。在本实施方式中，设定基准电压Vref3的电平，使得在负载短路且PMOS晶体管50 导通时生成的电压Vl低于基准电压Vref3 ( = Vin-Ib2 X R2)。另外，在本实施方式中，迟滞比较器40被设计成电压Vbl的电平例如与电压Vb4的电平相同。首先，当在时刻tlO负载发生短路时，输出电压Vout从期望的电平开始降低。如上所述，当输出电压Vout从期望的电平开始降低时，驱动电路47驱动PMOS晶体管50以使输出电压Vout上升。此外，此时，反馈电压Vfb的电平高于迟滞比较器40的电压Vbl，因此以频率Π切换PMOS晶体管50。然后，在时刻tll，当电压Vq变为H电平时，PMOS晶体管 50导通，因此输出电流Iout从零开始增加，电压Vl降低。如上所述，负载发生短路时，PMOS 晶体管50导通时的电压Vl低于基准电压Vref3( = Vin-Ib2XR2)0因此，检测出输出电流Iout为过电流，从比较器61输出表示输出电流Iout为过电流的L电平的电压Vo2。当电压Vo2变为L电平时，D触发器46复位，因此电压Vq变为L电平，PMOS晶体管50截止。 即，负载发生短路时，当过电流检测电路48检测出输出电流Iout为过电流时，PMOS晶体管 50被强制截止。接着，在时刻tl3，当随输出电压Vout的降低而反馈电压Vfb变为电压Vb3时，基准电压电路60使基准电压Vref3的电平随反馈电压Vfb的降低而上升。然后，当成为从时刻tll起经过振荡信号Vosc的一个周期后的时刻tl4时，电压Vq变为H电平，PMOS晶体管50导通，因此电压Vl降低。并且，在时刻tl5，当电压Vl低于基准电压Vref3时，PMOS
7晶体管50截止。这样，当在时刻tl3以后基准电压Vref3变高时，PMOS晶体管50从导通至截止的时间变短。因此，在振荡信号Vosc每个周期中输出电流Iout的平均值减小。另外，在时刻tl6，当反馈电压Vfb随输出电压Vout的降低而变为电压Vb4时，基准电压Vref3的电平成为规定电平(Vin-ab2-rtl) XR2)。然后，在时刻tl7时，PMOS晶体管50导通，当在时刻tl8电压Vl低于基准电压Vref3时，PMOS晶体管50截止。如上所述，即使反馈电压Vfb降低，基准电压电路60也不会使基准电压Vref3上升到规定电平 (Vin-(Ib2-Ibl) XR2)以上。因此，在时刻tl6以后，PMOS晶体管50的导通期间不会变短。 因而，在时刻tl6以后，在振荡信号Vosc的每个周期中输出电流Iout的平均值不会减小。另外，在时刻t20，当随着输出电压Vout的降低而反馈电压Vfb变为电压Vb2时， 迟滞比较器40使电压Vol变换为L电平。其结果为，振荡电路41输出低于频率f 1的频率为f2的锯齿形状的振荡信号Vosc。因此，以低于频率fl的频率f2切换PMOS晶体管50。 其结果为，当振荡信号Vosc的频率降低时，每个规定期间内的输出电流Iout的平均值也会减小。在此，参照图6来说明负载发生短路时的输出电压Vout与输出电流Iout的平均值之间的关系。负载发生短路时(A点)，PM0S晶体管50被强制截止，因此输出电流Iout的平均值降低。并且，当输出电压Vout降低而反馈电压Vfb的电平变为电压Vb3时(B点)，在振荡信号Vosc的一个周期内输出电流Iout的平均值进一步变小。另外，当输出电压Vout 降低而反馈电压Vfb的电平变为电压Vb2时(C点)，振荡信号Vosc的频率从fl变为f2。 其结果为，例如如D点所示，输出电压Vout和输出电流Iout的平均值小于C点的输出电压 Vout和输出电流Iout的平均值。此外，动作点移动到D点之后，以与D点相同的条件限制 PMOS晶体管的过电流。以上，说明了本实施方式的开关电源电路10。比较器61对与输出电流Iout相应的电压Vl以及与成为过电流基准的基准电流相应的基准电压Vref3进行比较。另外，基准电压电路60随输出电压Vout (反馈电压Vfb)的降低来生成基准电流变小的基准电压 Vref3。因而，在本实施方式中，例如当负载发生短路而输出电压Vout从目标电平开始降低时，表示输出电流Iout为过电流的电流值、即所谓过电流极限值降低。另外，当比较器61 检测出过电流时，驱动电路47使PMOS晶体管50截止。因此，即使负载发生短路的情况下， 例如与过电流极限值恒定的情况相比，本实施方式也能够减小流经PMOS晶体管50的输出电流lout，从而能够抑制PMOS晶体管50由于过电流而被击穿这种情况的发生。通常，例如在负载11的负载电流IL骤增的情况下输出电压Vout也会降低。在发生这种负载骤变而输出电压Vout过度地降低时，如果降低过电流极限值，有时会使PMOS晶体管50被强制截止。其结果为，难以在较短时间内使降低的输出电压Vout变为目标电平。 在本实施方式中，将改变基准电压Vref3时的反馈电压Vfb的电平设为电压Vb3的电平，能够任意地设定电压Vb3的电平。因此，例如能够将电压Vb3的电平设定为比负载骤变中假设的输出电压Vout的最小值还低。这样，通过设定电压Vb3，能够仅在负载发生短路的情况下降低过电流极限值。在本实施方式中，随着输出电压Vout的降低而使基准电压Vref3逐渐升高，但是，也可以例如当输出电压Vout变为电压Vb3时，使基准电压Vref3发生大幅改变而从 Vin-Il32XR2变为Vin-ab2-n3l) XR2。另外，根据事故等不同，有时在短时间内能够消除负载短路。负载短路被消除时，如果基准电压Vref3的值较大、即过电流极限值较小，则电容器32的充电电流也受到限制，而使输出电压Vout难以在短时间内变为目标电平。在本实施方式中，随着输出电压Vout的降低，使基准电压Vref3逐渐升高。因此，短时间内消除了负载短路的情况下，能够在短时间内使输出电压Vout变为目标电平。另外，当反馈电压Vfb变为电压Vb2时，迟滞比较器40使振荡电路41的振荡信号 Vosc的频率从fl降到f2。当振荡信号Vosc的频率降低时，每个规定期间内的输出电流 Iout的平均值也减小。因此，能够降低输出电流Iout变为过电流的可能性，从而能够进一步降低PMOS晶体管50被击穿的可能性。另外，负载短路被消除之后，使输出电压Vout上升至目标电平的期间随着开关频率、即振荡信号Vosc的频率而发生变化。具体地说，当振荡信号Vosc的频率较高时，能够在短时间内使输出电压Vout上升至目标电平。在本实施方式中，振荡信号Vosc的频率从 Π降低到f2的电压VId2低于基准电压Vref3开始上升的电压Vb3。因此，例如在反馈电压变为电压Vb2之前负载短路被消除的情况下，能够在更短的时间内使输出电压Vout上升至目标电平。此外，上述实施例是使本发明更容易理解的内容，而不是限定地解释本发明的内容。本发明在不脱离其宗旨的范围内能够进行变更、改进，并且本发明还包含其等价物。基准电压电路60根据对输出电压Vout进行分压得到的反馈电压Vfb的电平来改变基准电压Vref3的电平，但是并不限于此。基准电压电路60例如也可以直接基于输出电压Vout的电平来改变基准电压Vref3的电平。在这种情况下，也能够得到与本实施方式相同的效果。
权利要求
1.一种开关控制电路，为了从输入电压生成目标电平的输出电压，对输入电极施加有上述输入电压的晶体管的开关进行控制，并且在来自上述晶体管的输出电流大于基准电流的情况下使上述晶体管截止，该开关控制电路的特征在于，具备基准电压生成电路，其生成第一基准电压，该第一基准电压与随着上述输出电压降低而变小的上述基准电流相对应；比较电路，其将与上述输出电流相应的电压和上述第一基准电压进行比较；以及驱动电路，在上述比较电路判断为与上述输出电流相应的电压小于上述第一基准电压的情况下，基于与上述输出电压相应的反馈电压和与上述目标电平相应的第二基准电压使上述晶体管导通、截止以使上述输出电压的电平变为上述目标电平，在上述比较电路判断为与上述输出电流相应的电压大于上述第一基准电压的情况下，使上述晶体管截止。
2.根据权利要求1所述的开关控制电路，其特征在于，当上述输出电压变为低于上述目标电平的第一电平时，上述基准电压生成电路生成上述第一基准电压，该第一基准电压对应于随着上述输出电压降低而变小的上述基准电流。
3.根据权利要求2所述的开关控制电路，其特征在于，上述基准电压生成电路包括电阻和偏置电流电路，其中，为了在上述电阻的一端生成上述第一基准电压，上述偏置电流电路对上述电阻提供偏置电流，并且当上述输出电压变为上述第一电平时，上述偏置电流电路使上述偏置电流的电流值随着上述输出电压的降低而发生变化。
4.根据权利要求2 3中的任一项所述的开关控制电路，其特征在于，上述驱动电路包括振荡电路，其输出频率随着上述输出电压降低而变小的振荡信号；误差放大电路，其对作为上述反馈电压和上述第二基准电压的差的误差进行放大；以及控制电路，在与上述输出电流相应的电压小于上述第一基准电压的情况下，基于上述误差放大电路的输出和上述振荡信号，以上述振荡信号的频率使上述晶体管导通、截止以使上述输出电压的电平变为上述目标电平，在与上述输出电流相应的电压大于上述第一基准电压的情况下，使上述晶体管截止。
5.根据权利要求4所述的开关控制电路，其特征在于，当上述输出电压变为低于上述第一电平的第二电平时，上述振荡电路使上述振荡信号的频率变小。
全文摘要
本发明提供一种开关控制电路，能够抑制功率晶体管由于过电流而被击穿的，为了从输入电压生成目标电平的输出电压，对输入电极被施加了输入电压的晶体管的开关进行控制，并且在来自晶体管的输出电流大于基准电流时使晶体管截止。其中具备基准电压生成电路，其生成对应于随着输出电压的降低而基准电流变小的情况的第一基准电压；比较电路，其比较与输出电流相应的电压和第一基准电压；以及驱动电路，在比较电路判断为与输出电流相应的电压大于第一基准电压，基于与输出电压相应的反馈电压以及与目标电平相应的第二基准电压使晶体管导通截止以使输出电压的电平变为目标电平，在判断为与输出电流相应的电压大于第一基准电压时，使晶体管截止。
文档编号H02H7/10GK102163834SQ201110039199
公开日2011年8月24日 申请日期2011年2月16日 优先权日2010年2月16日
发明者丸木雅大, 河井周平, 福士岩 申请人:安森美半导体贸易公司