专利名称：用于利用电流信号的前沿消隐设备控制电流路径的开关的集成电路的制作方法
技术领域：
本公开内容涉及一种利用电流信号的前沿消隐设备的用于电流路径的开关的集成控制电路。
背景技术：
在切换转换器和运用切换功率晶体管的其它电路中，电路的操作经常依赖于流过所述晶体管的电流。例如，在使用称为“峰电流模式”或者“电流编程模式”的控制模式的切换转换器 中，功率晶体管的接通由时钟信号(该时钟信号例如由本地振荡器生成或者与功率电路中的特定事件有关)控制，而截止取决于流过所述晶体管的电流达到阈值水平。另外，多数切换转换器具有如果经过功率晶体管的电流过量则截止晶体管以避免损坏转换器的保护电路。例如图I示出了在典型转换器中包括的峰电流模式类型的典型商用集成控制电路的电路框图。在图2中示出了图I的控制电路的例子波形。集成控制电路I适于控制电流Ip流过的晶体管MOS Ml的栅极端子。集成控制电路I接收反馈块2生成的电流信号If。电流If是输出电压Vout的函数。从集成控制电路I的输入汲取电流If从而生成误差信号Ve。向PWM比较器4的反相端子施加误差信号Ve，该PWM比较器在非反相输入上具有电流Ip在连接于晶体管Ml的源极与接地GND之间的电阻Rs两端形成的电压Vcs。比较器4的输出是PWM锁存器5的重置输入R，该PWM锁存器在设置输入S上具有时钟信号CLOCK。PWM锁存器的输出Q连接到驱动器6的输入，该驱动器用信号G驱动晶体管Ml的栅极端子。Vdrain是在晶体管Ml的漏极端子与接地GND之间的电压；Is是在变压器的次级侧上流动的电流，而流过Ml的电流Ip流过变压器初级侧。放置于Ml的源极端子与接地GND之间的电阻器Rs将所述电流Ip的电平转换成向图I中的控制和/或保护电路提供的电压信号Vcs。
发明内容
在一个实施例中，一种用于利用用于消隐电流信号的前沿的设备控制电流路径的开关的集成电路有助于将消隐时段的持续时间设置为与电路的理想需要接近。在一个实施例中，一种用于控制适于断开或者闭合电流路径的开关的集成电路包括比较装置，适于将第一信号与代表流过所述电流路径的电流的第二信号进行比较，所述比较装置适于根据所述第二信号是否低于所述第一信号或者相反来输出在低逻辑电平与高逻辑电平之间的第三可变信号。所述集成控制电路包括第一装置，适于响应于所述第三信号来输出用于闭合或者断开所述开关的驱动信号，其特征在于它包括第二装置，配置成检测所述第二信号的前沿上的尖峰并且消隐所述第三信号持续第一消隐时间和第二消隐时间，第一消隐时间依赖于所述开关的接通延迟，第二消隐时间依赖于尖峰超过所述第一信号有多久。
在一个实施例中，一种集成电路包括比较器，配置成将第一信号与代表流过电流路径的电流的第二信号进行比较，并且基于比较来输出在低逻辑电平与高逻辑电平之间可变的第三信号；驱动器级，配置成基于所述第三信号输出驱动信号并且配置成耦合到电流路径的开关；以及消隐设备，耦合于比较器与驱动器级之间并且配置成在切换周期开始时掩蔽第三信号持续第一时间段；基于第三信号检测所述第二信号的前沿上的尖峰；并且在检测到尖峰时选择性地掩蔽所述第三信号持续第二时间段。在一个实施例中，消隐设备被配置成在所述消隐设备在第一时间段内检测到所述第二信号的前沿上的尖峰时掩蔽所述第三信号持续第二时间段。在一个实施例中，消隐设备被配置成在所述第一时间段内所述第三信号从低逻辑电平上升至高逻辑电平时检测所述第二信号的前沿上的尖峰。在一个实施例中，所述开关是功率晶体管。在一个实施例中，消隐设备被配置成使每个切换周期中的掩蔽第三信号的多个时间段限于第一时间段和第二时间段。在一个实施例中，所述第一时间段具有基于估计最大接通延迟的持续时间。在一个实施例中，所述第二时间段具有检测到的尖峰的持续时间给定的持续时间。在一个实施例中，消隐设备被配置成响应于时钟信号来开始第一时间段。在一个实施例中，所述第二时间段具有与第一时间段相等的最大持续时间。在一个实施例中，消隐设备包括设置重置触发器，配置成在设置输入接收所述时钟信号；AND门，配置成接收来自设置重置触发器的输出以及所述第三信号；0R门，配置 成接收所述时钟信号和来自AND门的输出；以及可重新触发型的单稳器件，耦合到OR门的输出并且配置成在每个切换周期中触发第一时间段并且选择性地触发第二时间段。在一个实施例中，消隐设备包括非可重新触发型的第一单稳器件，配置成触发第一时间段；以及非可重新触发型的第二单稳器件，配置成触发第二时间段，所述第一时间段具有与所述第二时间段的持续时间不同的持续时间。在一个实施例中，消隐设备被配置成在所述驱动信号具有正沿时触发所述第一时间段。在一个实施例中，消隐设备包括=AND门，配置成接收来自非可重新触发型的第一单稳器件的输出的取反以及所述第三信号，其中第一单稳器件被配置成响应于所述驱动信号的正沿而激活，并且非可重新触发型的第二单稳器件被配置成响应于AND门的输出的正沿而激活；以及控制逻辑，配置成接收从非可重新触发型的第一单稳器件和从非可重新触发型的第二单稳器件输出的信号并且基于第一单稳器件和第二单稳器件的输出信号来生成每个切换周期中的第三信号的掩蔽。在一个实施例中，控制逻辑被配置成接收第三信号并且基于第一单稳器件的输出信号、第二单稳器件的输出以及第三信号来生成第三信号的掩蔽。在一个实施例中，第二时间段具有基于尖峰的估计最大持续时间的持续时间。在一个实施例中，第一时间段具有基于接通时间段的估计最大持续时间的固定持续时间，并且第二时间段具有与检测到的尖峰的持续时间基本上相等的持续时间。在实施例中，第一和第二时间段交叠。在一个实施例中，开关是具有输入电压和输出电压的切换功率供应的功率晶体管，所述电流路径的电流与整流的输入电压成比例，并且所述第一信号与在参考电压与代表输出电压的反馈电压之间的误差电压成比例。在一个实施例中，一种系统包括整流器，配置成整流交变电流信号；功率晶体管，配置成断开和闭合耦合到整流器的电流路径；输出；以及控制器，控制器包括比较器，配置成将代表输出的电压误差的第一信号与代表流过电流路径的电流的第二信号进行比较，并且基于比较来生成具有逻辑电平的第三信号；驱动器级，配置成基于所述第三信号输出用于功率晶体管的驱动信号；以及消隐设备，耦合于比较器与驱动器级之间并且配置成在切换周期开始时掩蔽第三信号持续第一时间段；基于第三信号检测所述第二信号的前沿上的尖峰；并且在检测到尖峰时选择性地掩蔽所述第三信号持续第二时间段。在一个实施例中，所述第一时间段具有比功率晶体管的估计最大接通时间更长的固定持续时间。在一个实施例中，第二时间段具有由检测到的尖峰的持续时间给定的持续时间。在一个实施例中，一种设备包括用于将第一信号与第二信号比较并且基于比较来生成逻辑信号的装置，第二信号代表经过电流路径的电流；用于至少部分基于逻辑信号驱动电流路径中的开关的装置；以及用于掩蔽逻辑信号的装置，耦合于用于比较的装置与用于驱动的装置之间，其中，用于掩蔽的装置在切换周期开始时掩蔽逻辑信号持续接通时间段并且在检测到尖峰时选择性地掩蔽逻辑信号持续尖峰时间段。在一个实施例中，用于掩蔽的装置包括用于检测尖峰的装置。在一个实施例中，所述接通时间段具有比开关的估计最大接通时间更长的固定持续时间。在一个实施例中，所述尖峰时间段具有基于尖峰的估计最大持续时间的固定持续时间。在一个实施例中，所述尖峰时间段具有检测到的尖峰的持续时间给定的持续时间。在一个实施例中，一种方法包括将第一信号与第二信号进行比较，从而生成逻辑 信号，第二信号代表经过电流路径的电流；至少部分基于逻辑信号来生成用于驱动电流路径中的开关的驱动信号；在开关的每个周期中掩蔽逻辑信号持续接通时间段；并且基于逻辑信号选择性地掩蔽逻辑信号持续尖峰时间段，其中比较、生成驱动信号和掩蔽由一个或者多个电子设备执行。在一个实施例中，所述接通时间段具有比开关的估计最大接通时间更长的固定持续时间。在一个实施例中，掩蔽每个切换周期中的逻辑信号限于一个接通时间段和一个尖峰时间段。在一个实施例中，所述尖峰时间段具有基于尖峰的估计最大持续时间的固定持续时间。在一个实施例中，所述尖峰时间段具有检测到的尖峰的持续时间给定的持续时间。
各种实施例的例子特征和优点将从在附图中通过非限制例子示出的其例子实施例的下文具体描述中变得清楚，在附图中图I示出了根据已知技术的用于控制切换转换器的电路；图2示出了与图I中的电路有关的信号的一些时间图；图3示出了根据已知技术的用于控制切换转换器的另一电路；图4示出了与图3中的电路有关的信号的一些时间图；图5示出了根据一个实施例的用于利用用于消隐功率晶体管的电流信号的前沿的设备控制切换转换器的集成电路；图6是根据一个实施例的用于消隐功率晶体管的电流信号的前沿的设备的电路框图；图7是根据一个实施例的用于消隐功率晶体管的电流信号的前沿的设备的电路示意图；图8示出了与图7中的设备被应用于的图5中的电路有关的信号的一些例子时间图；图9是根据实施例的用于消隐功率晶体管的电流信号的前沿的设备的电路示意图；图10示出了图9中的设备的逻辑电路的实施方式和与图9中的设备与逻辑电路的实施方式一起被应用于的图5中的电路有关的信号的一些时间图；图11示出了图9中的设备的逻辑电路的实施方式和与图9中的设备与逻辑电路的实施方式一起被应用于的图5中的电路有关的信号的一些时间图。
具体实施例方式在下文描述中，阐述某些细节以便提供对设备、方法和产品的各种实施例的透彻理解。然而本领域技术人员将理解，无这些细节仍可实现其它实施例。在其它实例中，已经在一些图中尚未具体示出或者描述例如与功率晶体管、误差放大器、比较器等关联的公知结构和方法以避免不必要地模糊实施例的描述。
除非上下文另有需要，在以下说明书和权利要求书中，字眼“包括”及其变化、比如“包括”和“包括”将以开放包含意义来解释、也就是“包括但不限于”。在本说明书全文引用“一个实施例”或者“实施例”意味着结合该实施例描述的特定特征、结构或者特性包含于至少一个实施例中。因此，在说明书全文各处出现短语“在一个实施例中”或者“在实施例中”未必指代相同实施例或者所有实施例。另外，可以在一个或者多个实施例中以任何适当方式组合特定特征、结构或者特性以获得更多实施例。提供标题仅为了方便而未解释本公开内容或者权利要求的范围或者含义。附图中的单元的尺寸和相对位置未必按比例绘制。例如，各种单元的形状和角度可以未按比例绘制，并且可以放大和定位这些单元中的一些单元以提供附图易读性。另外，如绘制的单元的特定形状未必旨在于传达关于特定单元的实际形状的任何信息并且已经被选择仅为了在附图中易于识别。参考、比如几何形状或者其它参考未旨在于指代理想实施例。其操作以感测流过功率晶体管的电流Ip为基础的电路的问题是实际上未代表待控制的电流的寄生信号Sp可能引起误激活感测所述电流的比较和/或保护电路。这一类型的条件可能在接通功率晶体管之后(也就是在电流信号Ip的前沿上)立即出现持续短时间区间。出于若干原因，比如寄生电容放电、功率电路中的整流器二极管的反向恢复等，通常有在电流信号Ip的前沿上叠加的尖峰Sp。这样的尖峰的持续时间通常短，但是尖峰的幅度可能明显高于电流信号Ip的操作幅度。这些尖峰Sp可能触发功率晶体管的控制时段的过早结束，这可能使转换器不规则地操作。通常以两种不同方式解决电流信号的前沿上的尖峰Sp的问题。第一方式是通常通过在电流感测电阻器Rs与控制设备的感测输入之间使用低通RC电路来实现的滤波方式。所述RC滤波器的时间常数应当长到足以减少尖峰幅度至有用信号的峰值以下。另一方面，时间常数不可太长，否则在有用信号上引入的延迟(等于时间常数)有使得电流保护装置在实际过电流的情况下低效率的风险。通常，这一时间常数是数以百纳秒计，但是发现在两个上文提到的因素之间的恰当折衷并非总是容易。此外，还可以运用两个附加外部部件。第二方式是在控制设备的电流感测输入上引入尖峰抑制电流。一类这样的尖峰抑制电路是通常称为前沿消隐电路的尖峰抑制电路。图3示出了图I中的相同电路图，其中已经添加尖峰消隐块50以消隐与流过功率晶体管Ml的电流Ip成比例的信号Vcs的前沿的尖峰Sp (见图4)。块50消隐信号Vcs持续消隐时段Tleb，因此获得信号Vcs_b。除此之外或者取而代之，接收PWM比较器4的输出和块50的信号Lb输出作为输入的AND门7防止PWM锁存器的重置信号R在消隐时段Tleb中具有高电平。通常，这些电路在接通功率晶体管之前被立即激活并且操作以便在接通之后的短时间区间期间消隐在处理感测的信号的电路的感测输入和/或输出上的信号。这一短时间区间常称为“消隐时段”。例如，感测输入可以暂时被保持短路到接地或者从下游比较和/或保护电路隔离，从而它们未接收尖峰；或者，取而代之或者除此之外，可以暂时掩蔽比较和/或保护装置的输出，从而在后者下游的电路未接收误信号。图4示出了与图3中的电路有关的信号的例子。消隐时间段的开始和结束通常取决于单稳、非可重新触发的多谐振荡器，该多谐振荡器提供具有预设持续时间的脉冲。单稳电路由确定功率晶体管Ml的接通的相同信号QI激活；单稳电路确定消隐时段。
这一方式并非没有问题。固定消隐时段可能严重限制其中可以使用控制设备的频率范围，这可能在通用设备中带来麻烦。事实上，考虑消隐时段的持续时间的容差，最小持续时间必须长到足以消隐尖峰。另一方面，最大持续时间不应如此长以至于由于功率晶体管的最小接通时间太长而明显减少保护电路在过电流情况下的有效性。另一方面涉及功率晶体管的接通延迟，该接通延迟依赖于功率晶体管本身、栅极驱动器6的特性并且也依赖于在控制设备的驱动输出与晶体管的输入端子(M0SFET或者IGBT的栅极)之间的接口电路。这一延迟可能难以或者不可能预测并且也可以被调整以减少在接通时生成的电磁噪声。长接通延迟可以基本上减少消隐时段的有效持续时间。已经提出其它方式以克服上文提到的问题。美国专利No. 5，418，410描述一种电路，在该电路中，消隐时间段的结束取决于驱动电压超过确定的值，使得预计功率晶体管全接通并且前沿尖峰消失。它是一种自适应前沿消隐形式，即该形式使消隐时段的持续时间适应功率晶体管的特性。然而可能未总是感测向晶体管的输入端子实际施加的电压(例如当晶体管是在控制设备以外的分立部件并且存在上文提到的接口电路时)。由于在晶体管的输入端子上的电压总是低于在驱动电路的输出的电压，所以它可能造成比所需更短的消隐时段。在美国专利No. 6，144，245中，描述一种系统，其中消隐时段在末驱动级提供的电流超过确定的阈值时开始，并且在所述电流降至该值以下时结束。这一方法形成即使驱动电压未直接可获得而仍然可应用的自适应前沿消隐，但是它的操作可能受驱动电流脉冲流过的寄生部件(电感和电容)存在于电路中所影响。这些寄生元件可能谐振并且生成可能在晶体管全接通之前暂时减少驱动电流至上文提到的阈值以下的振荡。这将造成消隐时段的提早结束。另外，当驱动MOSFET或者IGBT时，应当保证驱动电路的供应电压明显高于平稳电压，否则驱动电流减少至阈值以下可能由于具有低差分电压的驱动器的电流容量的自然损耗而出现。在美国专利No. 7，151，679中，描述一种具有可变消隐时间段的电路。持续时间是转换器的输出负载的函数它在负载重时更长、在负载更轻时更短。这一系统中的问题是在负载轻时消隐时间段的减少可能容易使消隐无效事实上，在前沿尖峰主要归因于寄生电容的放电的情况下，所述尖峰的持续时间几乎独立于负载条件。图5示出了切换转换器10，该切换转换器包括用于开关的集成控制电路(如图所示为功率晶体管Ml)，该开关适于闭合或者断开电流Ip流的电流路径。集成控制电路I包括设备，该设备如图所示为消隐块100，该消隐块被配置成消隐与流过功率晶体管Ml的电流Ip成比例的信号Vcs的前沿。
集成电路I包括比较器4，该比较器适于将第一信号Ve与代表流过所述电流路径的电流Ip的第二信号Vcs进行比较；比较器4适于根据所述第二信号Vcs是否低于所述第一信号Ve或者相反来输出在低逻辑电平与高逻辑电平之间可变的第三信号Vc。集成控制电路包括驱动器6，该驱动器适于响应于第三信号Vc来输出用于闭合或者断开功率晶体管Ml的驱动信号G。另外，它包括设备10，该设备适于在从Ml接通起的第一时间段Tl内出现第二信号Vcs的前沿上存在尖峰Sp时消隐第三信号Vc持续如下时间段，该时间段依赖于所述尖峰Sp的持续时间的Tsmax。集成控制电路I具体适于控制电流Ip流过的晶体管MOS Ml的栅极端子，该电流与作为整流电压Vac的输入电压Vin成比例。集成控制电路I接收反馈块2生成的电流信号If。电流If是输出电压Vout的函数。从集成控制电流I的输入汲取的电流If，从而造成生成误差信号Ve。向PWM比较器4的反相输入提供信号Ve，该PWM比较器在非反相输入上具有电流Ip在连接于Ml的源极与接地GND之间的电流感测电阻器Rs两端形成的电压Vcs。比较器4的输出是向设备10的输入馈送的第三信号Vc，并且设备10的输出是PWM锁存器5的重置输入,PWM锁存器5在设置输入S上具有时钟信号CLOCK。向驱动器6输入输出信号Q，该驱动器如图所示用信号G驱动晶体管Ml的栅极端子。Vdrain是在晶体管Ml的漏极端子与接地GND之间的电压；Is是在变压器T的次级侧上流动的电流，而流过Ml的电流Ip流过变压器初级侧。可以向控制电路I的各种电路部件供应与共同供应电压(未示出)相等或者更低的供应电压，并且这些电路部件具有连接到与共同供应电压关联的接地GND的电路部分。图6示出了设备10的实施例的示意框图，该设备用于消隐功率晶体管Ml的电流信号Ip的前沿。所述设备10对PWM比较器4的输出操作，并且在PWM锁存器5的重置输入生成信号R。设备10包括评估逻辑11，该评估逻辑适于评估信号Vc是否为有意义的信号或者扰动，比如尖峰。设备10包括扰动消隐器，该扰动消隐器包括块12和AND门13，该扰动消隐器适于如果信号Vc的值是扰动并且只要所述信号Vc是扰动则利用信号Tl消隐信号Vc持续消隐时段。信号Vc和信号Tl耦合到AND门13的输入，该AND门被配置成向PWM锁存器5提供信号R。信号Vc是如下逻辑信号，该逻辑信号在信号Vcs达到信号Ve时处于高逻辑电平并且在信号Vcs低于信号Ve时保持于低逻辑电平，即接地GND。在信号Vcs的前沿上存在尖峰Sp (前沿尖峰Sp)时，信号Vc变成高逻辑电平持续所述尖峰的持续时间；这视为设备10的扰动并且被消隐。图7示出了根据第一实施例的功率晶体管的电流信号的前沿消隐设备10 ;图8示出了与图5中的电路的实施例有关的波形，该实施例运用图7的设备10的实施例。信号CLOCK是本地振荡器或者检测到功率电路中出现的特定事件的另一电路生成的很短持续时间的脉冲。如已经说明的那样，时钟信号是PWM锁存器5的输入信号S，并且使晶体管Ml接通。这一时钟信号也去往OR门101的一个输入和设置-重置触发器FFl的设置输入S。PWM比较器4的输出是两个AND门102和103的一个输入。AND门102的另一输入是触发器FFl的输出Q，而AND门102的输出Al是触发器FFl的重置输入Rl和OR门101的另一输入二者。评估逻辑11包括触发器FFl和AND门102。向对正沿敏感的可重新触发型的单稳MFl馈送OR门101的输出。单稳MFl的输出LEB在向它的输入施加变正沿时变低，即变成接地GND持续利用内部计数器固定的时间Tl。当施加CLOCK信号时，Vcs初始为零，因而Vc处于低电平、即为接地GND，并且门102的输出为零。在OR门101的输出上出现的脉冲的后续正沿激活单稳MF1，并且它的输出LEB变成逻辑低电平持续时间Tl。将通常将时间Tl选择成确实比功率晶体管的最大接通延迟Tdmax更长。在时钟脉冲CLOCK到来时打开的持续时间为Tl的时间窗期间，如果信号Vc变成高逻辑电平，则门102允许这一信号通过，而AND门103朝着PWM锁存器的重置阻塞它。然后，如果存在于信号Vcs中的前沿尖峰Sp具有充分幅度(即它是Vcs ^ Ve)，则它将在某一瞬间Td ( Tl触发PWM比较器4，并且将通过AND门102在MFl的输入施加另一正沿。由 于单稳MFl可重新触发，所以将重置单稳MFl的内部计数并且将从这一瞬间再次对低输出电平的时间段Tl计数，从而通过门103延长信号Vc的消隐。时间段T也应当长到足以覆盖前沿尖峰的最大持续时间Tsmax以便抑制它。在单稳MF I的重新触发操作期间，AND门102的输出重置触发器FF1，因此它不允许在该切换周期期间再一次重新触发单稳MFl :事实上，为了重新实现单稳MFl的重新触发，后继CLOCK脉冲需要再次设置触发器FFl。这一功能防止由于噪声所致的信号Vcs的可能回弹反复地触发单稳MFl。这样的回弹可能造成很长消隐时间，这些很长消隐时间可能容易损害整个转换器的操作。因此，触发器FFl执行去回弹动作。当时段Tb = Td+Tl结束时，信号LEB变成高电平，AND门103对信号Vc的消隐结束，并且所述信号然后能够重置PWM锁存器5以允许截止功率晶体管Ml。如果前沿尖峰Sp未大到足以触发PWM比较器4(这在图8中借助虚线来示出)，则不会触发MFl并且消隐时段将限于第一时间窗Tl。因此利用这一电路可以获得在Tl与2*T1之间具有连续性的可变消隐时段。公开的电路使用应当比功率晶体管的最大接通延迟Tdmax和前沿尖峰的最大持续时间Tsmax 二者更长的单个消隐时段Tl,即Tl > max(Tdmax, Tsmax)。这可能在大规格功率晶体管的情况下成问题接通延迟可能比前沿尖峰的持续时间明显更长，因此造成消隐时段的太长持续时间。图9示出了根据第二实施例的用于对功率晶体管的电流信号的前沿消隐的设备10。信号Q是PWM锁存器5的输出。Q的高逻辑电平保持栅极驱动器6接通。因此当在接通时有信号Q的正沿，激活对正沿敏感的非可重新触发型的单稳MF10，并且它的输出LEBl变低，即变成GND持续时间段T2。与图7的先前电路相似，通常将时间T2选择成确实比功率晶体管Ml的最大接通延迟Tdmax更长。将信号(即取反的信号LEB1)带到AND门201的输入，该AND门在另一输入
上接收信号Vc，该信号是PWM比较器4的输出。因此限定持续时间T2的时间窗，在该时间窗期间，如果信号Vc变高，则门201允许信号Vc通过。然后，如果信号Vcs中的前沿尖峰Sp具有充分幅度(即它高于Ve)，则在某一瞬间Td ( T2将借助门201向非可重新触发型的单稳MF20的输入施加正沿。由于MF20对正沿敏感，所以它的输出LEB2将变低持续如下时间Tl，该时间长到足以覆盖前沿尖峰Sp的持续时间。向功能块202提供信号LEBl和LEB2，该功能块也可以在其另一输入上接收信号Vc0块202生成信号MASK，该信号通过门203消隐PWM比较器4的输出Vc，因此防止重置PWM锁存器5持续时段Tb。在Tb结束时，将允许信号Vc通过重置PWM锁存器5并且截止功率晶体管Ml。与处理信号LEB1、LEB2和Vc的逻辑网络的不同内部配置对应的用于生成信号MASK的不同标准是可能的。在图10中示出了功能块202的第一例子实施方式以及与它一旦插入于图5中的电路中时的操作有关的波形。在这一情况下，两个信号LEBl和LEB2的逻辑AND给定信号MASK。如果所述尖峰 高于Ve持续充分时间段，则结果是可以从最小值T2向最大值T1+T2连续改变的消隐时段Tb = Td+Tl ο 因此T2 彡 Tb = Td+Tl ( T1+T2。值得注意的是，即使前沿尖峰在时间段T2内灭失，仍然有Tb = Td+Tl。如与第一实施例的设备10比较，优点是有可能分开地选择Tl和T2，以便使它们适应对它们的选择有影响的两个不同现象的持续时间Td和Ts T2 > Tdmax, Tl > Tsmax。在图11中示出了功能块202的第二实施方式以及与它一旦插入于图5中的电路中时的操作有关的波形。在这一情况下，信号LEBl与信号丙(即取反的Vc信号)和信号LEB2的逻辑OR的逻辑AND给定信号MASK。结果是将具有最小值T2的消隐时段Tb。同样，如果尖峰Sp延伸超出时间段T2，则只要信号Vc保持高，即只要尖峰Sp在前述触发电平以上而未超出，时段Tb的持续时间将延伸超出T2，然而持续时间不长于时间段Tl。因此T2彡Tb = Td+Ts彡T1+T2而Ts是尖峰Sp的持续时间、Ts低于或者等于Tsmax。因此，也在这一情况下，Tb的最大持续时间是T1+T2 ;然而优点是在中间情况下Tb的持续时间足以抑制尖峰而未比所需更长。也值得注意的是单稳MFl和MF2为非可重新触发，因此在信号Vcs上的可能回弹不会影响电路操作。这使得防回弹触发器不必要。也在这一情况下，可以选择Tl和T2以便使它们适应Td和Ts的最大持续时间T2
>Tdmax, Tl > Tsmax。值得注意的是在将电流带到信号Vcs总是在Ve以上这样的值的转换器超载的情况下，功率晶体管的最小接通时间将至少为Tbmax,该Tbmax在图6中的设备的情况下为2*T1而在图9中的设备的情况下为Tl+T2(有两个选项)。也值得注意的是，在例子实施例中，信号Vcs在所有时间可用，因为操作原理基于从扰动弓I起的影响本身开始拒绝扰动。由于功率晶体管Ml的接通延迟，通过使用PWM比较器4下游的设备10来减少实际消隐时间减少的影响。另外，消隐时段Tl的持续时间可以适应电路的需要。因此，抑制前沿尖峰的能力可以与维持高效限制穿过功率晶体管的电流的能力、甚至与相对高切换频率组合。事实上，可以实现功率晶体管Ml的短最小接通时间。最后，如果如沿尖峰Sp的幅度使得它未引起PWM比较器4的非所需切换(如果功率晶体管在接通时在所谓的“软切换”条件之下工作，则该非所需切换可能容易出现)，则减少前沿消隐的持续时间。可以组合上文描述的各种实施例以提供更多实施例。如果必要则可以修改实施例的方面以运用各种专利、申请和公开文献的概念以提供更多实施例。可以按照上文详述的描述对实施例进行这些和其它改变。一般 而言，在所附权利要求中，使用的术语不应解释为使权利要求限于在说明书和权利要求书中公开的具体实施例而应解释为包括所有可能实施例以及这样的权利要求有权具有的等效含义的全范围。因而，公开内容未限制权利要求。
权利要求
1.一种集成电路，包括 比较器，配置成将第一信号与代表流过电流路径的电流的第二信号进行比较，并且基于所述比较来输出在低逻辑电平与高逻辑电平之间可变的第三信号； 驱动器级，配置成基于所述第三信号输出驱动信号并且配置成耦合到所述电流路径的开关；以及 消隐设备，耦合于所述比较器与所述驱动器级之间并且配置成 在切换周期开始时掩蔽所述第三信号持续第一时间段； 基于所述第三信号检测所述第二信号的前沿上的尖峰；并且 在检测到尖峰时选择性地掩蔽所述第三信号持续第二时间段。
2.根据权利要求I所述的集成电路，其中所述消隐设备被配置成在所述消隐设备在所述第一时间段内检测到所述第二信号的所述前沿上的尖峰时掩蔽所述第三信号持续所述第二时间段。
3.根据权利要求2所述的集成电路，其中所述消隐设备被配置成在所述第一时间段内在所述第三信号从所述低逻辑电平上升至所述高逻辑电平时检测所述第二信号的所述前沿上的尖峰。
4.根据权利要求I所述的集成电路，其中所述开关是功率晶体管。
5.根据权利要求I所述的集成电路，其中所述消隐设备被配置成使每个切换周期中的掩蔽所述第三信号的多个时间段限于所述第一时间段和所述第二时间段。
6.根据权利要求I所述的集成电路，其中所述第一时间段具有基于估计的最大接通延迟的持续时间。
7.根据权利要求I所述的集成电路，其中所述第二时间段具有由所检测到的尖峰的持续时间给定的持续时间。
8.根据权利要求6所述的集成电路，其中所述消隐设备被配置成响应于时钟信号来开始所述第一时间段。
9.根据权利要求8所述的集成电路，其中所述第二时间段具有与所述第一时间段相等的最大持续时间。
10.根据权利要求8所述的集成电路，其中所述消隐设备包括 设置重置触发器，配置成在设置输入处接收所述时钟信号； AND门，配置成接收来自所述设置重置触发器的输出以及所述第三信号； OR门，配置成接收所述时钟信号和来自所述AND门的输出；以及可重新触发型的单稳器件，耦合到所述OR门的输出并且配置成在每个切换周期中触发所述第一时间段并且选择性地触发所述第二时间段。
11.根据权利要求I所述的集成电路，其中所述消隐设备包括 非可重新触发型的第一单稳器件，配置成触发所述第一时间段；以及 非可重新触发型的第二单稳器件，配置成触发所述第二时间段，所述第一时间段具有与所述第二时间段的持续时间不同的持续时间。
12.根据权利要求11所述的集成电路，其中所述消隐设备被配置成在所述驱动信号具有正沿时触发所述第一时间段。
13.根据权利要求11所述的集成电路，其中所述消隐设备包括AND门，配置成接收来自所述非可重新触发型的所述第一单稳器件的输出的取反以及所述第三信号，其中所述第一单稳器件被配置成响应于所述驱动信号的正沿而激活，并且所述非可重新触发型的所述第二单稳器件被配置成响应于所述AND门的输出的正沿而激活；以及 控制逻辑，配置成接收从所述非可重新触发型的所述第一单稳器件和从所述非可重新触发型的所述第二单稳器件输出的信号，并且基于所述第一单稳器件和所述第二单稳器件的输出信号来生成每个切换周期中的所述第三信号的掩蔽。
14.根据权利要求13所述的集成电路，其中所述控制逻辑被配置成接收所述第三信号并且基于所述第一单稳器件的所述输出信号、所述第二单稳器件的输出以及第三信号来生成所述第三信号的所述掩蔽。
15.根据权利要求I所述的集成电路，其中所述第二时间段具有基于尖峰的估计的最大持续时间的持续时间。
16.根据权利要求I所述的集成电路，其中所述第一时间段具有基于接通时间段的估计最大持续时间的固定持续时间，并且所述第二时间段具有与所检测到的尖峰的持续时间基本上相等的持续时间。
17.根据权利要求16所述的集成电路，其中所述第一时间段和所述第二时间段交叠。
18.根据权利要求I所述的集成电路，其中所述开关是具有输入电压和输出电压的切换功率供应的功率晶体管，所述电流路径的所述电流与经整流的输入电压成比例，并且所述第一信号与在参考电压与代表所述输出电压的反馈电压之间的误差电压成比例。
19.一种系统,包括 整流器，配置成整流交变电流信号； 功率晶体管，配置成断开和闭合电流路径，耦合到所述整流器； 输出；以及 控制器，所述控制器包括 比较器，配置成将代表所述输出的电压误差的第一信号与代表流过所述电流路径的电流的第二信号进行比较，并且基于所述比较来生成具有逻辑电平的第三信号； 驱动器级，配置成基于所述第三信号输出用于所述功率晶体管的驱动信号；以及 消隐设备，耦合于所述比较器与所述驱动器级之间并且配置成 在切换周期开始时掩蔽所述第三信号持续第一时间段； 基于所述第三信号检测所述第二信号的前沿上的尖峰；并且 在检测到尖峰时选择性地掩蔽所述第三信号持续第二时间段。
20.根据权利要求19所述的系统，其中所述第一时间段具有比所述功率晶体管的估计的最大接通时间更长的固定持续时间。
21.根据权利要求20所述的系统，其中所述第二时间段具有由所检测到的尖峰的持续时间给定的持续时间。
22.—种设备,包括 用于将第一信号与第二信号进行比较并且基于所述比较来生成逻辑信号的装置，所述第二信号代表经过电流路径的电流； 用于至少部分基于所述逻辑信号驱动所述电流路径中的开关的装置；以及用于掩蔽所述逻辑信号的装置，耦合于所述用于比较的装置与所述用于驱动的装置之间，其中所述用于掩蔽的装置在切换周期开始时掩蔽所述逻辑信号持续接通时间段并且在检测到尖峰时选择性地掩蔽所述逻辑信号持续尖峰时间段。
23.根据权利要求22所述的设备，其中所述用于掩蔽的装置包括用于检测尖峰的装置。
24.根据权利要求22所述的设备，其中所述接通时间段具有比所述开关的估计的最大接通时间更长的固定持续时间。
25.根据权利要求22所述的设备，其中所述尖峰时间段具有基于尖峰的估计的最大持续时间的固定持续时间。
26.根据权利要求22所述的设备，其中所述尖峰时间段具有由所检测到的尖峰的持续时间给定的持续时间。
27.—种方法,包括 将第一信号与第二信号进行比较，生成逻辑信号，所述第二信号代表经过电流路径的电流； 至少部分基于所述逻辑信号来生成用于驱动所述电流路径中的开关的驱动信号；在所述开关的每个周期中掩蔽所述逻辑信号持续接通时间段；并且基于所述逻辑信号选择性地掩蔽所述逻辑信号持续尖峰时间段，其中所述比较、所述生成所述驱动信号和所述掩蔽由一个或者多个电子设备执行。
28.根据权利要求27所述的方法，其中所述接通时间段具有比所述开关的估计的最大接通时间更长的固定持续时间。
29.根据权利要求27所述的方法，其中所述掩蔽每个切换周期中的所述逻辑信号限于一个接通时间段和一个尖峰时间段。
30.根据权利要求27所述的方法，其中所述尖峰时间段具有基于尖峰的估计的最大持续时间的固定持续时间。
31.根据权利要求27所述的方法，其中所述尖峰时间段具有由所检测到的尖峰的持续时间给定的持续时间。
全文摘要
描述一种开关的集成控制电路，该集成控制电路适于断开或者闭合电流路径；所述集成电路包括用于将第一信号与代表流过所述电流路径的电流的第二信号进行比较的比较器。比较器根据所述第二信号是否低于所述第一信号或者相反输出在低逻辑电平与高逻辑电平之间的第三可变信号；集成电路具有用于响应于第三信号生成用于驱动所述开关的信号的驱动器并且配置成检测所述第二信号的前沿上的尖峰以消隐所述第三信号持续第一消隐时间段和第二消隐时段，第一消隐时间段依赖于所述开关的接通延迟，第二消隐时段依赖于所述第二信号的前沿上的所述尖峰的持续时间。
文档编号H02M3/335GK102948060SQ201180030370
公开日2013年2月27日 申请日期2011年5月2日 优先权日2010年5月4日
发明者C·斯皮尼, C·亚德朗纳 申请人:意法半导体股份有限公司