本发明涉及微电子技术领域，特别是涉及一种最大功率点跟踪控制压电能量获取电路。
背景技术
压电式振动能量获取技术有着较高的功率密度、结构简单与mems(微机电系统,micro-electro-mechanicalsystem)兼容，且广泛存在，相比于其他形式的能量源压电振动能受自然条件的限制少，压电发电系统易于实现微型化和集成化，并且其转化效率高，可以让低功耗的电子产品实现自供电。
压电传感器的输出是一个交流信号，经整流器接口电路整流之后转变成直流信号存储在储能电容上。压电传感器输出的功率大小除了受传感器振动幅度和频率的影响以外，还受到后级负载的制约。对于常用的整流器接口电路而言，在压电传感器参数固定的条件下，整流器的输出功率存在最大功率点，此时负载电阻的值也是唯一确定的。
然而，在采用振动能量源为微型电子设备(如传感器节点等)供电时，电子设备可看成是一个可变的负载电阻，通常在一个能量获取系统中集成有功率管理电路，应当使得压电传感器时刻以最大功率输出，保证微型电子设备对功率输入的要求。从而，为了有效地利用压电传感器能量，采集系统需要一个具有最大功率点跟踪(mppt：maximumpowerpointtracking)的dc-dc转换器。然而，传统的压电能量获取接口电路都没有设计集成的mppt电路。
技术实现要素：
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种最大功率点跟踪控制压电能量获取电路。
具体地，本发明一个实施例提出的一种最大功率点跟踪控制压电能量获取电路，包括：偏置电流源11、控制电路12和功率级电路13，其中，所述偏置电流源11连接至所述控制电路12，所述控制电路12连接至所述功率级电路13。
在本发明的一个实施例中，所述控制电路12包括：功率控制逻辑单元121、第一采样保持电路122、第二采样保持电路123、锁存器124、功率检测电路125、4位加法器126、电容阵列时钟产生电路127与死区时间和驱动单元128，其中，
所述偏置电流源11的输出端ibias分别连接至所述第一采样保持电路122的第一输入端iib1、所述第二采样保持电路123的第一输入端iib2、所述功率检测电路125的第一输入端iib3和所述电容阵列时钟产生电路127的第一输入端iib4；
所述功率控制逻辑单元121的第一输出端vosh1连接至所述第一采样保持电路122的第二输入端vish1，所述功率控制逻辑单元(121)的第二输出端vosh2连接至所述第二采样保持电路123的第二输入端vish2，所述功率控制逻辑单元121的第三输出端vcpl连接至所述锁存器124的第一输入端vicpl，所述功率控制逻辑单元121的第四输出端voen连接至所述功率检测电路125的第二输入端vien，所述功率控制逻辑单元121的第五输出端voclk和第六输出端voset分别连接至所述4位加法器126的第一输入端viclk和第二输入端viset，所述功率控制逻辑单元121的第七输出端voenp连接至所述电容阵列时钟产生电路127的第二输入端vienp；
所述功率级电路(13)的第一输出端vin分别连接至所述第一采样保持电路122的第三输入端ii1和所述第二采样保持电路123的第三输入端ii2，所述第一采样保持电路122的输出端vo1连接至所述功率检测电路125的第三输入端vi3，所述第二采样保持电路123的输出端vo2连接至所述功率检测电路125的第四输入端vi4；
所述4位加法器(126)的第一输出端voqa1、第二输出端voqb1、第三输出端voqc1和第四输出端voqd1分别连接至所述锁存器124的第二输入端(viqa1)、第三输入端viqb1、第四输入端viqc1和第五输入端viqd1，所述锁存器124的第一输出端voqa2、第二输出端voqb2、第三输出端voqc2和第四输出端voqd2分别连接至所述功率检测电路125的第五输入端vi5、第六输入端vi6、第七输入端vi7和第八输入端vi8；
所述功率检测电路125的输出端vo3连接至所述4位加法器126的第三输入端vi9；
所述4位加法器126的第一输出端voqa1、第二输出端voqb1、第三输出端voqc1和第四输出端voqd1还分别连接至所述电容阵列时钟产生电路127的第三输入端viqa2、第四输入端viqb2、第五输入端viqc2和第六输入端viqd2；
所述电容阵列时钟产生电路127的第七输入端vinr连接至参考电压vref所述电容阵列时钟产生电路127的输出端vo4连接至所述死区时间和驱动单元128的第一输入端vi10，
所述功率级电路13的第二输出端vzcd连接至所述死区时间和驱动单元128的第二输入端vi11，所述死区时间和驱动单元128的第一输出端vs1、第二输出端vs2、第三输出端vs3和第四输出端vs4分别连接至所述功率级电路13。
在本发明的一个实施例中，所述偏置电流源11包括：第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10、第十一晶体管m11、第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第一电容c1、第二电容c2、第三电容c3和第一电阻r1，其中，
所述第一晶体管m1和所述第一电容c1、所述第二晶体管m2和所述第三晶体管m3、所述第四晶体管m4和所述第二电容c2、所述第五晶体管m5和所述第六晶体管m6、所述第七晶体管m7和所述第八晶体管m8、所述第九晶体管m9和所述第十晶体管m10分别依次串接于电源端vdd与接地端gnd之间，所述第十一晶体管m11、所述第十二晶体管m12和所述第一电阻r1依次串接于所述电源端vdd与所述接地端gnd之间，所述第三电容c3串接于所述第五晶体管m5的控制端和所述第十一晶体管m11的控制端连接形成的节点处和所述第十二晶体管m12之间，所述第十三晶体管m13和所述第十四晶体管m14依次串接于所述电源端vdd与所述接地端gnd之间，所述第十五晶体管m15串接于所述电源端vdd和所述偏置电流源11的输出端ibias之间；
所述第一晶体管m1的控制端连接至所述电源端vdd，所述第二晶体管m2的控制端连接至所述第三晶体管m3和所述第四晶体管m4的控制端连接形成的节点处，所述第三晶体管m3的控制端连接至所述第四晶体管m4和所述第六晶体管m6连接形成的节点处，所述第五晶体管m5的控制端连接至所述第七晶体管m7和所述第十一晶体管m11的控制端连接形成的节点处，所述第六晶体管m6的控制端连接至所述第八晶体管m8的控制端、所述第十二晶体管m12的控制端和所述第十四晶体管m14的控制端连接形成的节点处，所述第七晶体管m7的控制端连接至所述第九晶体管m9的控制端和所述第十晶体管m10连接形成的节点处，所述第十晶体管m10的控制端连接至所述第十一晶体管m11和所述第十二晶体管m12连接形成的节点处，所述第十三晶体管m13的控制端连接至所述第十四晶体管m14和所述第十五晶体管m15的控制端连接形成的节点处。
在本发明的一个实施例中，所述第一晶体管m1、第五晶体管m5、所述第七晶体管m7、所述第九晶体管m9、所述第十一晶体管m11、所述第十三晶体管m13和所述第十五晶体管m15是pmos管，所述第二晶体管m2、所述第三晶体管m3、所述第四晶体管m4、所述第六晶体管m6、所述第八晶体管m8、所述第十晶体管m10、所述第十二晶体管m12和所述第十四晶体管m14是nmos管。
在本发明的一个实施例中，所述第一采样保持电路122包括：第十六晶体管m16、第十七晶体管m17、第十八晶体管m18、第十九晶体管m19、第二十晶体管m20、第二十一晶体管m21、第二十二晶体管m22、第四电容c4、第五电容c5、第一运算放大器op1、第一反相器inv1和第二反相器inv2，其中，
所述第十六晶体管m16和第十七晶体管m17依次串接于所述第一运算放大器op1的负输入端vin1与所述第一反相器inv1和所述第二反相器inv2连接形成的节点处之间，所述第十八晶体管m18串接于所述第一运算放大器op1的正输入端vip1与所述第一反相器inv1和所述第二反相器inv2连接形成的节点处之间，所述第十九晶体管m19串接于所述第一运算放大器op1的输出端vout1与所述第一反相器inv1和所述第二反相器inv2连接形成的节点处之间，所述第二十晶体管m20串接于所述第十八晶体管m18与所述第二十一晶体管m21之间，所述第二十一晶体管m21和第二十二晶体管m22依次串接于所述第二十晶体管m20与所述接地端gnd之间，所述第四电容c4串接于所述第十八晶体管m18和所述第二十晶体管m20连接形成的节点处与所述接地端gnd之间，所述第五电容c5串接于所述第二十晶体管m20和所述第二十一晶体管m21连接形成的节点处与所述接地端gnd之间，所述第一采样保持电路122的第一输入端iib1连接所述第一运算放大器op1的输入端iinb1，所述第一采样保持电路122的第二输入端vish1连接所述第一反相器inv1，所述第一采样保持电路122的第三输入端ii1连接所述第十七晶体管m17，所述第一采样保持电路122的输出端vo1连接至所述第二十晶体管m20和所述第二十一晶体管m21连接形成的节点处；
所述第十六晶体管m16的控制端连接至所述第十九晶体管m19的控制端和所述第一反相器inv1连接形成的节点处，所述第十七晶体管m17的控制端和所述第十八晶体管m18的控制端均连接至所述第一反相器inv1和所述第二反相器inv2连接形成的节点处，所述第二十晶体管m20的控制端连接至所述第二十一晶体管m21的控制端和所述第二十二晶体管m22的控制端连接形成的节点处。
在本发明的一个实施例中，所述第二采样保持电路123包括：第二十三晶体管m23、第二十四晶体管m24、第二十五晶体管m25、第二十六晶体管m26、第二十七晶体管m27、第二十八晶体管m28、第二十九晶体管m29、第六电容c6、第七电容c7、第二运算放大器op2、第三反相器inv3和第四反相器inv4，其中，
所述第二十三晶体管m23和第二十四晶体管m24依次串接于所述第二运算放大器op2的负输入端vin2与所述第三反相器inv3和所述第四反相器inv4连接形成的节点处之间，所述第二十五晶体管m25串接于所述第二运算放大器op2的正输入端vip2与所述第三反相器inv3和所述第四反相器inv4连接形成的节点处之间，所述第二十六晶体管m26串接于所述第二运算放大器op2的输出端vout2与所述第三反相器inv3和所述第四反相器inv4连接形成的节点处之间，所述第二十七晶体管m27串接于所述所述第二十五晶体管m25与所述第二十八晶体管m28之间，所述第二十八晶体管m28和第二十九晶体管m29依次串接于所述第二十七晶体管m27与所述接地端gnd之间，所述第六电容c6串接于所述第二十五晶体管m25和所述第二十七晶体管m27连接形成的节点处与所述接地端gnd之间，所述第七电容c7串接于所述第二十七晶体管m27和所述第二十八晶体管m28连接形成的节点处与所述接地端gnd之间，所述第二采样保持电路123的第一输入端iib2连接所述第二运算放大器op2的输入端iinb2，所述第二采样保持电路123的第二输入端vish2连接所述第三反相器inv3，所述第二采样保持电路123的第三输入端ii2连接所述第二十四晶体管m24，所述第二采样保持电路123的输出端vo2连接至所述第二十七晶体管m27和所述第二十八晶体管m28连接形成的节点处；
所述第二十三晶体管m23的控制端连接至所述第二十六晶体管m26的控制端和所述第三反相器inv3连接形成的节点处，所述第二十四晶体管m24的控制端和所述第二十五晶体管m25的控制端均连接至所述第三反相器inv3和所述第四反相器inv4连接形成的节点处，所述第二十七晶体管m27的控制端连接至所述第二十八晶体管m28的控制端和所述第二十九晶体管m29的控制端连接形成的节点处。
在本发明的一个实施例中，所述功率检测电路125包括：第三十晶体管m30、第三十一晶体管m31、第三十二晶体管m32、第三十三晶体管m33、第三十四晶体管m34、第三十五晶体管m35、第三十六晶体管m36、第三十七晶体管m37、第三十八晶体管m38、第三十九晶体管m39、第四十晶体管m40、第四十一晶体管m41、第四十二晶体管m42、第四十三晶体管m43、第四十四晶体管m44、第四十五晶体管m45、第四十六晶体管m46、第四十七晶体管m47、第四十八晶体管m48、第四十九晶体管m49、第五十晶体管m50、第五十一晶体管m51、第五十二晶体管m52、第五十三晶体管m53、第五十四晶体管m54、第五十五晶体管m55、第五十六晶体管m56、第五十七晶体管m57、第五十八晶体管m58、第二电阻r2、第三电阻r3、第一开关s1、第二开关s2、第五反相器inv5、第六反相器inv6、第三运算放大器op3、第四运算放大器op4和两输入与门and，其中，
第三十晶体管m30、第三十一晶体管m31和第二电阻r2依次串接于电源端vdd与接地端gnd之间，所述第三十二晶体管m32和所述第三十三晶体管m33依次串接于所述电源端vdd与所述接地端gnd之间，所述第三十四晶体管m34、所述第一开关s1和所述第三十六晶体管m36依次串接于电源端vdd与接地端gnd之间，所述第三十五晶体管m35串接于所述第五反相器inv5与接地端gnd之间，所述第三十七晶体管m37、所述第二开关s2和所述第三十八晶体管m38依次串接于电源端vdd与接地端gnd之间，所述第三十九晶体管m39和所述第四十晶体管m40依次串接于电源端vdd与接地端gnd之间，所述第四十一晶体管m41和所述第四十二晶体管m42依次串接于电源端vdd与接地端gnd之间，所述第四十三晶体管m43、所述第四十四晶体管m44和所述第三电阻r3依次串接于电源端vdd与接地端gnd之间，所述第四十五晶体管m45和所述第四十六晶体管m46依次串接于电源端vdd与接地端gnd之间，所述第四十七晶体管m47串接于电源端vdd与所述第四十晶体管m40之间，所述第四十八晶体管m48和所述第四十九晶体管m49依次串接于电源端vdd与接地端gnd之间，所述第五十晶体管m50和第五十一晶体管m51、所述第五十二晶体管m52和所述第五十三晶体管m53、所述第五十四晶体管m54和所述第五十五晶体管m55、所述第五十六晶体管m56和所述第五十七晶体管m57、所述第五十八晶体管m58分别依次串接于电源端vdd与所述第五反相器inv5之间，所述第五反相器inv5和所述第六反相器inv6依次串接于所述第三十五晶体管m35和所述两输入与门and的第一输入端之间，所述功率检测电路(125)的第三输入端vi3连接至所述第三运算放大器op3的正输入端vip3，所述第三运算放大器op3的负输入端vin3连接至所述第三十一晶体管m31和所述第二电阻r2串接形成的节点处，所述第三运算放大器op3的输出端vout3连接至所述第三十一晶体管m31的控制端，所述第四运算放大器op4的正输入端vip4连接至所述功率检测电路125的第四输入端vi4，所述第四运算放大器op4的负输入端vin4连接至所述第三十四晶体管m34和所述第三电阻r3串接形成的节点处，所述第四运算放大器op4的输出端vout4连接至所述第三十四晶体管m34的控制端，所述功率检测电路125的第一输入端iib3分别连接所述第三运算放大器op3的输入端iinb3和所述第四运算放大器op4的输入端iinb4，所述功率检测电路125的第二输入端vien连接至所述两输入与门and的第二输入端，所述功率检测电路125的第五输入端vi5、第六输入端vi6、第七输入端vi7和第八输入端vi8分别连接至所述第五十七晶体管m57的控制端、所述第五十五晶体管m55的控制端、所述第五十三晶体管m53的控制端和所述第五十一晶体管m51的控制端，所述功率检测电路125的输出端vo3连接至所述两输入与门and的输出端；
所述第三十晶体管m30的控制端连接至所述第三十一晶体管m31和所述第三十二晶体管m32的控制端连接形成的节点处，所述第三十三晶体管m33的控制端连接至所述第三十二晶体管m32和所述第三十五晶体管m35的控制端连接形成的节点处，所述第三十四晶体管m34的控制端连接至所述第三十晶体管m30的控制端和所述第三十一晶体管m31连接形成的节点处，所述第三十六晶体管m36的控制端连接至所述第一开关s1和所述第四十六晶体管m46的控制端连接形成的节点处，所述第三十七晶体管m37的控制端连接至所述第三十九晶体管m39的控制端和所述第二开关s2连接形成的节点处，所述第三十八晶体管m38的控制端连接至所述第四十一晶体管m41和所述第四十二晶体管m42的控制端连接形成的节点处，所述第四十晶体管m40的控制端连接至所述第四十七晶体管m47和所述第四十九晶体管m49的控制端连接形成的节点处，所述第四十一晶体管m41的控制端连接至所述第四十三晶体管m43的控制端和所述第四十四晶体管m44连接形成的节点处，所述第四十五晶体管m45的控制端连接至所述第四十六晶体管m46和所述第四十七晶体管m47的控制端连接形成的节点处，所述第四十八晶体管m48的控制端连接至所述第五十晶体管m50的控制端、所述第五十二晶体管m52的控制端、所述第五十四晶体管m54的控制端、所述第五十六晶体管m56的控制端和所述第五十八晶体管m58的控制端连接形成的节点处。
在本发明的一个实施例中，所述第三十晶体管m30、所述第三十二晶体管m32、所述第三十四晶体管m34、所述第三十七晶体管m37、所述第三十九晶体管m39、所述第四十一晶体管m41、所述第四十三晶体管m43、所述第四十五晶体管m45、所述第四十七晶体管m47、所述第四十八晶体管m48、所述第五十晶体管m50、所述第五十一晶体管m51、所述第五十二晶体管m52、所述第五十三晶体管m53、所述第五十四晶体管m54、所述第五十五晶体管m55、所述第五十六晶体管m56、所述第五十七晶体管m57和所述第五十八晶体管m58是pmos管，所述第三十一晶体管m31、所述第三十三晶体管m33、所述第三十五晶体管m35、所述第三十六晶体管m36、所述第三十八晶体管m38、所述第四十晶体管m40、所述第四十二晶体管m42、所述第四十四晶体管m44、所述第四十六晶体管m46和所述第四十九晶体管m49是nmos管。
在本发明的一个实施例中，所述电容阵列时钟产生电路127包括：第五十九晶体管m59、第六十晶体管m60、第八电容c8、第九电容c9、第十电容c10、第十一电容c11、第十二电容c12、第十三电容c13、第十四电容c14、第十五电容c15、第十六电容c16、第十七电容c17、第十八电容c18、第十九电容c19、第二十电容c20、第二十一电容c21、第二十二电容c22、第二十三电容c23、第二十四电容c24、第二十五电容c25、第二十六电容c26、第二十七电容c27、第二十八电容c28、第二十九电容c29、第三十电容c30、第三十一电容c31、第三开关s3、第四开关s4、第五开关s5、第六开关s6、比较器comp、第七反相器inv7、逻辑单元与16位分频器1271，其中，
所述第五十九晶体管m59和所述第六十晶体管m60并介于所述第五开关s5和所述第六开关s6连接形成的节点处与接地端gnd之间，所述第八电容c8、所述第九电容c9、所述第十电容c10、所述第十一电容c11、所述第十二电容c12、所述第十三电容c13、所述第十四电容c14和所述第十五电容c15并接于所述第三开关s3与接地端gnd之间，所述第十六电容c16、所述第十七电容c17、所述第十八电容c18和所述第十九电容c19并接于所述第四开关s4与接地端gnd之间，第二十电容c20和第二十一电容c21并接于所述第五开关s5与接地端gnd之间，所述第二十三电容c23串接于所述第六开关s6与接地端gnd之间，所述第二十四电容c24、所述第二十五电容c25、所述第二十六电容c26、所述第二十七电容c27、所述第二十八电容c28、所述第二十九电容c29、所述第三十电容c30和所述第三十一电容c31并接于所述第三开关s3和第四开关s4连接形成的节点处与接地端gnd之间；
所述比较器comp的正输入端vip5连接至所述电容阵列时钟产生电路127的第七输入端vinr，所述比较器comp的负输入端vin5连接至所述第三开关s3与所述第四开关s4连接形成的节点处，所述比较器comp的输入端iinb5连接至所述电容阵列时钟产生电路127的第一输入端iib4，所述比较器comp的输出端连接至所述逻辑单元与16位分频器1271的输入端，所述逻辑单元与16位分频器1271的第一输出端连接至所述第六十晶体管m60的控制端，所述逻辑单元与16位分频器1271的第二输出端连接至所述电容阵列时钟产生电路127的输出端vo4，所述第七反相器inv7串接于所述第五十九晶体管m59的控制端和所述电容阵列时钟产生电路127的第二输入端vienp之间，所述第三开关s3、所述第四开关s4、所述第五开关s5和所述第六开关s6分别连接至所述电容阵列时钟产生电路127的第三输入端viqa2、第四输入端viqb2、第五输入端viqc2和第六输入端viqd2。
在本发明的一个实施例中，所述功率级电路13包括：第六十一晶体管m61、第六十二晶体管m62、第六十三晶体管m63、第六十四晶体管m64、第四电阻r4、第三十二电容c32、第五运算放大器op5，其中，
所述第六十一晶体管m61串接于所述功率级电路13的第一输出端vin和所述第四电阻r4和所述第六十二晶体管m62连接形成的节点处之间，所述第六十二晶体管m62串接于所述第六十一晶体管m61和所述第四电阻r4连接形成的节点处和接地端gnd之间，所述第六十三晶体管m63串接于所述第四电阻r4和所述第六十四晶体管m64连接形成的节点处和接地端gnd之间，所述第六十四晶体管m64串接于所述第四电阻r4和所述第六十三晶体管m63连接形成的节点处与所述第三十二电容c32之间，所述第三十二电容c32串接于所述第六十四晶体管m64和接地端gnd之间，所述第五运算放大器op5的正输入端vip6连接至所述第六十四晶体管m64和所述第三十二电容c32连接形成的节点处，所述第五运算放大器op5的负输入端vin6连接至所述第六十三晶体管m63和第六十四晶体管m64连接形成的节点处，所述第五运算放大器op5的输出端iinb6连接至所述功率级电路13的第二输出端vzcd，所述功率级电路13的外部输入电压vrec连接至所述第六十一晶体管m61和接地端gnd之间，所述功率级电路13的第三输出端vmppt连接至所述第六十四晶体管m64和所述第三十二电容c32连接形成的节点处；
所述第六十一晶体管m61的控制端、所述第六十二晶体管m62的控制端、所述第六十三晶体管m63的控制端、所述第六十四晶体管m64的控制端分别连接至所述死区时间和驱动单元128的第一输出端vs1、第二输出端vs2、第三输出端vs3和第四输出端vs4。
本发明实施例，具备如下优点：
本发明设计压电能量获取电路，是依据压电能量获取装置输出功率曲线，利用扰动控制方法，自适应调节转换器的等效输入阻抗，使得压电能量获取装置一直以最大功率输出。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的结构示意图；
图2为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的电路结构示意图；
图3为本发明实施例提供的一种偏置电流源的电路结构示意图；
图4为本发明实施例提供的一种第一采样保持电路的电路结构示意图；
图5为本发明实施例提供的一种第二采样保持电路的电路结构示意图；
图6为本发明实施例提供的一种功率检测电路的电路结构示意图；
图7为本发明实施例提供的一种电容阵列时钟产生电路的电路结构示意图；
图8为本发明实施例提供的一种功率级电路的工作过程示意图；
图9为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的跟踪仿真波形图；
图10为本发明实施例提供的另一种最大功率点跟踪控制压电能量获取电路的跟踪仿真波形图；
图11为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的跟踪效率图；
图12为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的功率转换效率图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图1和图2，图1为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的结构示意图，图2为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的电路结构示意图。
本发明一个实施例提出的一种最大功率点跟踪控制压电能量获取电路，包括：偏置电流源11、控制电路12和功率级电路13，其中，所述偏置电流源11连接至所述控制电路12，所述控制电路12连接至所述功率级电路13。
本发明依据压电能量获取装置输出功率曲线，利用扰动控制方法，自适应调节转换器的等效输入阻抗，使得压电能量获取装置一直以最大功率输出。
其中，偏置电流源11是用于产生后级电路的偏置电流；控制电路12是用于产生功率级电路导通时间控制信号；功率级电路13是用于调节转换器的等效输入阻抗，直至电压vrec达到最大功率点。
为了更好的对本发明的压电能量获取电路进行说明，如图2所示：
所述控制电路12包括：功率控制逻辑单元121、第一采样保持电路122、第二采样保持电路123、锁存器124、功率检测电路125、4位加法器126、电容阵列时钟产生电路127与死区时间和驱动单元128，其中，
所述偏置电流源11的输出端ibias分别连接至所述第一采样保持电路122的第一输入端iib1、所述第二采样保持电路123的第一输入端iib2、所述功率检测电路125的第一输入端iib3和所述电容阵列时钟产生电路127的第一输入端iib4；
所述功率控制逻辑单元121的第一输出端vosh1连接至所述第一采样保持电路122的第二输入端vish1，所述功率控制逻辑单元121的第二输出端vosh2连接至所述第二采样保持电路123的第二输入端vish2，所述功率控制逻辑单元121的第三输出端vcpl连接至所述锁存器124的第一输入端vicpl，所述功率控制逻辑单元121的第四输出端voen连接至所述功率检测电路125的第二输入端vien，所述功率控制逻辑单元121的第五输出端voclk和第六输出端voset分别连接至所述4位加法器126的第一输入端viclk和第二输入端viset，所述功率控制逻辑单元121的第七输出端voenp连接至所述电容阵列时钟产生电路127的第二输入端vienp；
所述第一采样保持电路122的第三输入端ii1和所述第二采样保持电路123的第三输入端ii2均连接至所述功率级电路13的第一输出端vin，所述第一采样保持电路122的输出端vo1连接至所述功率检测电路125的第三输入端vi3，所述第二采样保持电路123的输出端vo2连接至所述功率检测电路125的第四输入端vi4；
所述锁存器124的第二输入端viqa1、第三输入端viqb1、第四输入端viqc1和第五输入端viqd1分别连接至所述4位加法器126的第一输出端voqa1、第二输出端voqb1、第三输出端voqc1和第四输出端voqd1，所述锁存器124的第一输出端voqa2、第二输出端voqb2、第三输出端voqc2和第四输出端voqd2分别连接至所述功率检测电路125的第五输入端vi5、第六输入端vi6、第七输入端vi7和第八输入端vi8；
所述功率检测电路125的输出端vo3连接至所述4位加法器126的第三输入端vi9；
所述4位加法器126的第一输出端voqa1、第二输出端voqb1、第三输出端voqc1和第四输出端voqd1还分别连接至所述电容阵列时钟产生电路127的第三输入端viqa2、第四输入端viqb2、第五输入端viqc2和第六输入端viqd2；
所述电容阵列时钟产生电路127的第七输入端vinr连接至参考电压vref所述电容阵列时钟产生电路127的输出端vo4连接至所述死区时间和驱动单元128的第一输入端vi10，
所述死区时间和驱动单元128的第二输入端vi11连接至所述功率级电路13的第二输出端vzcd，所述死区时间和驱动单元128的第一输出端vs1、第二输出端vs2、第三输出端vs3和第四输出端vs4分别连接至所述功率级电路13。
偏置电流源为后级电路提供稳定的偏置电流，控制电路中的采样保持电路采样扰动前一状态的电压vrec_k-1，以及扰动后的电压vrec_k，通过功率检测电路判断输入功率的变化，并输出一个加减控制信号，该信号作用于4位加法器，从而使电容阵列时钟产生电路控制功率级电路导通时间的信号，功率级电路的开关导通时间的变化调节转换器的等效输入阻抗，直至电压vrec达到最大功率点。
实施例二
请再次参见图2，并同时参见图3～图11，图3为本发明实施例提供的一种偏置电流源的电路结构示意图，图4为本发明实施例提供的一种第一采样保持电路的电路结构示意图，图5为本发明实施例提供的一种第二采样保持电路的电路结构示意图，图6为本发明实施例提供的一种功率检测电路的电路结构示意图，图7为本发明实施例提供的一种电容阵列时钟产生电路的电路结构示意图，图8为本发明实施例的功率级电路的工作过程示意图；图9为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的跟踪仿真波形图，图10为本发明实施例提供的另一种最大功率点跟踪控制压电能量获取电路的跟踪仿真波形图，图11为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的跟踪效率图，图12为本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的功率转换效率图。具体如下：
如图2所示，本发明一个实施例提出的一种最大功率点跟踪控制压电能量获取电路，包括：偏置电流源11、控制电路12和功率级电路13，其中控制电路12包括：功率控制逻辑单元121、第一采样保持电路122、第二采样保持电路123、锁存器124、功率检测电路125、4位加法器126、电容阵列时钟产生电路127与死区时间和驱动单元128；
具体地，偏置电流源11分别连接至第一采样保持电路122、第二采样保持电路123、功率检测电路125和电容阵列时钟产生电路127；功率控制逻辑单元121分别连接至所述第一采样保持电路122、第二采样保持电路123、锁存器124、功率检测电路125、4位加法器126；第一采样保持电路122分别连接至功率级电路13和功率检测电路125；第二采样保持电路123分别连接至功率级电路13和功率检测电路125；锁存器124分别连接至功率检测电路125和4位加法器126；功率检测电路125还连接至4位加法器126；4位加法器126还连接至电容阵列时钟产生电路127；电容阵列时钟产生电路127还连接至死区时间和驱动单元128。
为了更好的说明对本发明的偏置电流源进行说明，如图3所述，偏置电流源的具体的电路连接关系如下：
第一晶体管m1的栅极、第一晶体管m1的源极、第二晶体管m2的漏极、第四晶体管m4的漏极、第五晶体管m5的源极、第七晶体管m7的源极、第九晶体管m9的源极、第十一晶体管m11的源极、第十三晶体管m13的源极和第十五晶体管m15的源极连接形成的节点处连接至电源端vdd，第一晶体管m1的漏极连接至第一电容c1、第二晶体管m2的栅极、第二晶体管m2的源极、第三晶体管m3的漏极和第四晶体管m4的栅极连接形成的节点处；
第三晶体管m3的栅极连接至第四晶体管m4的源极、第五晶体管m5的漏极、第六晶体管m6的栅极、第六晶体管m6的漏极、第八晶体管m8的栅极、第十二晶体管m12的栅极、第十四晶体管m14的栅极和第二电容c2连接形成的节点处，第三晶体管m3的源极、第六晶体管m6的源极、第八晶体管m8的源极、第十晶体管m10的源极、第十四晶体管m14的源极、第一电容c1、第二电容c2和第一电阻r1连接形成的节点处连接至接地端gnd；第五晶体管m5的栅极连接至第七晶体管m7的漏极、第八晶体管m8的漏极、第十一晶体管m11的栅极和第三电容c3连接形成的节点处；
第七晶体管m7的栅极连接至第九晶体管m9的栅极、第九晶体管m9的漏极和第十晶体管m10的漏极连接形成的节点处；第十晶体管m10的栅极连接至第十一晶体管m11的漏极、第十二晶体管m12的漏极和第三电容c3连接形成的节点处；第十二晶体管m12的源极连接至第一电阻r1；第十三晶体管m13的栅极连接至第十三晶体管m13的漏极、第十四晶体管m14的漏极和第十五晶体管m15的栅极连接形成的节点处；第十五晶体管m15的漏极连接至偏置电流源11的输出端ibias。
其中，第一晶体管m1、第五晶体管m5、第七晶体管m7、第九晶体管m9、第十一晶体管m11、第十三晶体管m13和第十五晶体管m15是pmos管，第二晶体管m2、第三晶体管m3、第四晶体管m4、第六晶体管m6、第八晶体管m8、第十晶体管m10、第十二晶体管m12和第十四晶体管m14是nmos管。
本实施例中的偏置电流源为保证节点2和节点4的电压相等，消除mos管沟长调制效应带来的影响，由第七晶体管m7、第八晶体管m8、第九晶体管m9和第十晶体管m10组成的运放对节点2和节点4进行钳位，运放的输出连接到节点3；此时，由于节点2和节点4电压相等，节点3为公共节点，因此无论电源电压为何值时，都能保证第五晶体管m5和第八晶体管m8有着相同的源漏电压，即保证了两条支路电流复制的精确性；第三电容c3的加入构成了米勒补偿，第二电容c2的加入使得正反馈环路中的高频信号被耦合到地，使得整体环路的相位裕度不低于60°；由反向偏置的第一晶体管m1和第二晶体管m2、充电管第四晶体管m4、下拉管第三晶体管m3以及第一电容c1组成启动电路。
为了更好的说明对本发明的第一采样保持电路进行说明，如图4所示，第一采样保持电路的具体的电路连接关系如下：
第十六晶体管m16的栅极连接至第十七晶体管m17的栅极、第十八晶体管m18的栅极、第十九晶体管m19的栅极、第一反相器inv1的输出端和第二反相器inv2的输入端连接形成的节点处，第十六晶体管m16的源极连接至第十七晶体管m17的漏极和第十八晶体管m18的源极连接形成的节点处，第十六晶体管m16的漏极连接至第十九晶体管m19的漏极、第一运算放大器op1的负输入端vin1和第一运算放大器op1的输出端vout1连接形成的节点处；
第十七晶体管m17的源极连接至第一采样保持电路122的第三输入端ii1；第十八晶体管m18的漏极连接至第二十晶体管m20的源极、第四电容c4、第一运算放大器op1的正输入端vip1连接形成的节点处；第十九晶体管m19的源极连接至第二十一晶体管m21的源极和第二十二晶体管m22的漏极连接形成的节点处；
第二十晶体管m20的栅极连接至第二十一晶体管m21的栅极、第二十二晶体管m22的栅极和第二反相器inv2的输出端连接形成的节点处，第二十晶体管m20的漏极、第二十一晶体管m21的漏极和第五电容c5连接形成的节点处连接至第一采样保持电路122的输出端vo1；第二十二晶体管m22的源极、第四电容c4和第五电容c5连接形成的节点处连接至接地端gnd；第一反相器inv1的输入端连接至第一采样保持电路122的第二输入端vish1，第一运算放大器op1的输入端iinb1连接至第一采样保持电路122的第一输入端iib1。
其中，第十六晶体管m16、第十九晶体管m19、第二十一晶体管m21和第二十二晶体管m22是nmos管，第十七晶体管m17、第十八晶体管m18和第二十晶体管m20是pmos管。
当采样信号vishi为高电平时，第四电容c4采样输入电压vin信号，此时第五电容c5上的电压被清零，输出电压vo1为0；当采样信号vishi为低电平时，第十七晶体管m17、第十八晶体管m18、第二十一晶体管m21和第二十二晶体管m22关断，而第二十晶体管m20导通，第四电容c4和第五电容c5进行电荷分享，当电荷分享完成之后，输出电压vo1即为所需采样电压；当vishi为低电平时，节点3和节点1连接到单位增益缓冲器的输出端，从而使得节点3和1保持一定的电位；由于mos管的衬偏效应，增加了mos管的阈值电压，减小了源漏极漏电流。
为了更好的说明对本发明的第二采样保持电路进行说明，如图5所示，第二采样保持电路的具体的电路连接关系如下：
第二十三晶体管m23的栅极连接至第二十四晶体管m24的栅极、第二十五晶体管m25的栅极、第二十六晶体管m26的栅极、第三反相器inv3的输出端和第四反相器inv4的输入端连接形成的节点处，第二十三晶体管m23的源极连接至第二十四晶体管m24的漏极和第二十五晶体管m25的源极连接形成的节点处，第二十三晶体管m23的漏极连接至第二十六晶体管m26的漏极、第二运算放大器op2的负输入端vin2和第二运算放大器op2的输出端vout2连接形成的节点处；
第二十四晶体管m24的源极连接至第二采样保持电路123的第三输入端ii2；
第二十五晶体管m25的漏极连接至第二十七晶体管m27的源极、第六电容c6、第二运算放大器op2的正输入端vip2连接形成的节点处；
第二十六晶体管m26的源极连接至第二十八晶体管m28的源极和第二十九晶体管m29的漏极连接形成的节点处；
第二十七晶体管m27的栅极连接至第二十八晶体管m28的栅极、第二十九晶体管m29的栅极和第四反相器inv4的输出端连接形成的节点处，第二十七晶体管m27的漏极、第二十八晶体管m28的漏极和第七电容c7连接形成的节点处连接至第二采样保持电路123的输出端vo2；
第二十九晶体管m29的源极、第六电容c6和第七电容c7连接形成的节点处连接至接地端gnd；
第三反相器inv3的输入端连接至第二采样保持电路123的第二输入端vish2，第二运算放大器op2的输入端iinb2连接至第二采样保持电路123的第一输入端iib2。
其中，第二十三晶体管m23、第二十六晶体管m26、第二十八晶体管m28和第二十九晶体管m29是nmos管，第二十四晶体管m24、第二十五晶体管m25和第二十七晶体管m27是pmos管。
为了更好的说明对本发明的功率检测电路进行说明，如图6所示，功率检测电路的具体的电路连接关系如下：
第三十晶体管m30的栅极连接至第三十晶体管m30的漏极、第三十一晶体管m31的漏极、第三十二晶体管m32的栅极和第三十四晶体管m34的栅极连接形成的节点处，第三十晶体管m30的源极、第三十二晶体管m32源极、第三十四晶体管m34的源极、第三十七晶体管m37的源极、第三十九晶体管m39的源极、第四十一晶体管m41的源极和第四十三晶体管m43的源极连接形成的节点连接至电源端vdd；
第三十一晶体管m31的栅极连接至第三运算放大器op3的输出端vout3、第三十一晶体管m31的源极连接至第二电阻r2和第三运算放大器op3的负输出端vin3连接形成的节点处；第三十二晶体管m32的漏极连接至第三十三晶体管m33的栅极、第三十三晶体管m33的漏极和第三十五晶体管m35的栅极连接形成的节点处；
第三十三晶体管m33的源极、第三十五晶体管m35的源极、第三十六晶体管m36的源极、第四十晶体管m40的源极、第四十六晶体管m46的源极和第四十九晶体管m49的源极连接形成的节点连接至接地端gnd；
第三十四晶体管m34的漏极连接至第三十八晶体管m38的漏极、第一开关s1和第二开关s2连接形成的节点处；第三十五晶体管m35的漏极、第五十一晶体管m51的漏极、第五十三晶体管m53的漏极、第五十五晶体管m55的漏极、第五十七晶体管m57的漏极和第五十八晶体管m58的漏极连接形成的节点连接至第五反相器inv5的输入端；
第三十六晶体管m36的栅极连接至第三十六晶体管m36的漏极、第四十六晶体管m46的栅极和第一开关s1连接形成的节点处；第三十七晶体管m37的栅极连接至第三十七晶体管m37的漏极、第三十九晶体管m39的栅极和第二开关s2连接形成的节点处；
第三十八晶体管m38的栅极连接至第四十一晶体管m41的漏极、第四十二晶体管m42的栅极和第四十二晶体管m42的漏极连接形成的节点处，第三十八晶体管m38的源极、第四十二晶体管m42的源极、第二电阻r2和第三电阻r3连接形成的节点连接至接地端gnd；
第三十九晶体管m39的漏极连接至第四十晶体管m40的栅极、第四十晶体管m40的漏极、第四十七晶体管m47的漏极和第四十九晶体管m49的栅极连接形成的节点处；第四十一晶体管m41的栅极连接至第四十三晶体管m43的栅极、第四十三晶体管m43的漏极和第四十四晶体管m44的漏极连接形成的节点处；
第四十四晶体管m44的栅极连接至第四运算放大器op4的输出端vout4，第四十四晶体管m44的源极连接至第三电阻r3和第四运算放大器op4的负输出端vin4连接形成的节点处；
第四十五晶体管m45的栅极连接至第四十五晶体管m45的漏极、第四十六晶体管m46的漏极和第四十七晶体管m47的栅极连接形成的节点处，第四十五晶体管m45的源极、第四十七晶体管m47的源极、第四十八晶体管m48的源极、第五十晶体管m50的源极、第五十二晶体管m52的源极、第五十四晶体管m54的源极、第五十六晶体管m56的源极和第五十八晶体管m58的源极连接形成的节点连接至电源端vdd；
第四十八晶体管m48的栅极连接至第四十八晶体管m48的漏极、第四十九晶体管m49的漏极、第五十晶体管m50的栅极、第五十二晶体管m52的栅极、第五十四晶体管m54的栅极、第五十六晶体管m56的栅极和第五十八晶体管m58的栅极连接形成的节点处；
第五十晶体管m50的漏极连接至第五十一晶体管m51的源极；第五十一晶体管m51的栅极连接至功率检测电路125的第八输入端vi8；第五十二晶体管m52的漏极连接至第五十三晶体管m53的源极；第五十三晶体管m53的栅极连接至功率检测电路125的第七输入端vi7；第五十四晶体管m54的漏极连接至第五十五晶体管m55的源极；第五十五晶体管m55的栅极连接至功率检测电路125的第六输入端vi6；第五十七晶体管m57的栅极连接至功率检测电路125的第五输入端vi5；
第五反相器inv5的输出端连接至第六反相器inv6的输入端，第六反相器inv6的输出端连接至两输入与门and的第一输入端之间，两输入与门and的第二输入端连接至功率检测电路125的第二输入端vien，两输入与门and的输出端连接至功率检测电路125的输出端vo3；
第三运算放大器op3的正输入端vip3连接至功率检测电路125的第三输入端vi3，第三运算放大器op3的输入端iinb3连接至功率检测电路125的第一输入端iib3；第四运算放大器op4的正输入端vip4连接至功率检测电路125的功率检测电路125的第四输入端vi4，第四运算放大器op4的输入端iinb4连接至功率检测电路125的第一输入端iib3。
当电流it大于电流i1时，电流is大于零，电流is对第五反相器inv5的输入节点充电，则vo3信号输出高电平，可知扰动后的输入功率大于扰动前的输入功率，则应当继续朝着原来的扰动方向继续跟踪；当电流it小于电流i1时，电流is小于零，电流is对第五反相器inv5的输入节点放电，则vo3信号低电平，可知扰动后的转换器的输入功率小于扰动前的输入功率，则应当朝着原来扰动的反方向扰动；根据电流is对第五反相器inv5输入节点的充放电信息，实现了转换器扰动前和扰动后功率大小的比较。
为了更好的说明对本发明的电容阵列时钟产生电路进行说明，如图7所示，电容阵列时钟产生电路的具体的电路连接关系如下：
第八电容c8、第九电容c9、第十电容c10、第十一电容c11、第十二电容c12、第十三电容c13、第十四电容c14和第十五电容c15并联连接于第三开关s3和接地端之间，第十六电容c16、第十七电容c17、第十八电容c18、第十九电容c19并联连接于第四开关s4和接地端之间，第二十电容c20和第二十一电容c21并联连接于第五开关s5和接地端之间，第二十三电容c23串接于第六开关s6和接地端之间，第二十四电容c24、第二十五电容c25、第二十六电容c26、第二十七电容c27、第二十八电容c28、第二十九电容c29、第三十电容c30和第三十一电容c31并联连接于第三开关s3、第四开关s4、第五开关s5、第六开关s6和比较器comp的负输入端vin5连接形成的节点处与接地端之间；
第五十九晶体管m59的栅极连接至第七反相器inv7的输出端，第五十九晶体管m59的源极和第六十晶体管m60的源极连接形成的节点连接至接地端gnd，第五十九晶体管m59的漏极、第六十晶体管m60的漏极、第三开关s3、第四开关s4、第五开关s5和第六开关s6连接形成的节点连接至偏置电流源11的输出端ibias，第六十晶体管m60的栅极连接至逻辑单元与16位分频器logic&16divider的第一输出端；
第七反相器inv7的输入端连接至电容阵列时钟产生电路127的第二输入端vienp，比较器comp的正输入端vip5连接至电容阵列时钟产生电路127的第七输入端vinr，比较器comp的输入端iinb5连接至电容阵列时钟产生电路127的第一输入端iib4，比较器comp的输出端连接至逻辑单元与16位分频器logic&16divider的输入端，逻辑单元与16位分频器logic&16divider的第二输出端连接至电容阵列时钟产生电路127的输出端vo4。
其中，第五十九晶体管m59和第六十晶体管m60均为nmos管。
可编程电容阵列由第三开关s3、第四开关s4、第五开关s5和第六开关s6分别控制接入的电容组成；第三开关s3、第四开关s4、第五开关s5和第六开关s6分别由4位加法器的voqa1、voqb1、voqc1以及voqd1输出信号控制；通过控制接入节点nodec的并联电容的个数，实现电容容值大小的调节；固定偏置电流ibias给电容充电，当节点nodec的电压高于基准电压vref时，比较器comp输出低电平脉冲信号；该脉冲信号经过逻辑电路处理后，控制第六十开关管m60导通，此时电容被放电，节点nodec电压下降到零；由于第六十开关管m60较强的放电能力，相对于电容的充电时间，高电平短脉冲信号给电容的放电时间可以忽略不计，则整个时钟周期可近似为偏置电流给电容的充电时间；在高电平短脉冲过后，偏置电流继续给电容充电，如此反复，在16个工作周期之后，由16分频器电路输出一个占空比为1/16的控制信号，该信号控制转换器的导通时间，调节转换器的等效输入电阻，实现最大功率点跟踪。
为了更好的说明对本发明的功率级电路13进行说明，如图2所示，功率级电路13的具体的电路连接关系如下：
第六十一晶体管m61的栅极连接至死区时间和驱动单元128的第一输出端vs1，第六十一晶体管m61的源极连接至功率级电路13的第一输出端vin、第一采样保持电路122的第一输入端iib1、第二采样保持电路123第一输入端iib2连接形成的节点处，第六十一晶体管m61的漏极连接至第六十二晶体管m62的漏极和第四电阻r4连接形成的节点处；
第六十二晶体管m62的栅极连接至死区时间和驱动单元128的第二输出端vs2，第六十二晶体管m62的源极、第六十三晶体管m63的源极和第三十二电容c32连接形成的节点连接至接地端；第六十三晶体管m63的栅极连接至死区时间和驱动单元128的第三输出端vs3，第六十三晶体管m63的漏极连接至第六十四晶体管m64的源极、第四电阻r4和第五运算放大器op5的负输入端vin6连接形成的节点处；
第六十四晶体管m64的栅极连接至死区时间和驱动单元128的第四输出端vs4，第六十四晶体管m64的漏极、第三十二电容c32和第五运算放大器op5的正输入端vip6连接形成的节点连接至功率级电路13的第三输出端vmppt；第五运算放大器op5的输出端iinb6连接至功率级电路13的第二输出端vzcd，功率级电路13的外部输入电压vrec连接至功率级电路13的第一输出端vin和接地端gnd之间。
本发明实施例中功率级电路的工作过程如图8所示，功率级电路(即功率级转换器)的工作过程可分为三个阶段：在第一阶段第六十一晶体管m61和第六十三晶体管同时导通，加在电感两端的电压为vin，此时电感电流上升，上升斜率为vin/l。在第二阶功率开关第六十二晶体管m62和第六十四晶体管m64同时导通，此时加载在电感两端的电压为vmppt，电感电流下降，下降斜率为-vmppt/l。当电感电流下降到零时，功率开关管第六十二晶体管m62和第六十四晶体管m64关断，此时电感中不在有电流流过，转换器进入第三个工作阶段，输出电压vmppt为3.3v-3.6v。
本发明的功率级电路采用buck-boost(升降压式变换电路)结构，扩宽了输入电压范围，输入开路电压范围为2v到7.2v。功率级电路工作于非连续导通模式(dcm模式)，可以获得更高的转换效率，峰值跟踪效率为98％。
为本发明实施例最大功率点跟踪控制压电能量获取电路的跟踪仿真波形图如图9所示，此时压电传感器的输出开路电压voc为2.5v，理论上转换器的输入电压(vrec)应该为1.25v时，压电传感器才能有着最大的功率输出，在如图9所示的仿真波形图中，在mppt电路达到稳定态时vrec等于1.273v，vrec/0.5voc＝98.1％。
本发明实施例最大功率点跟踪控制压电能量获取电路的跟踪仿真波形图如图10所示，此时压电传感器的输出开路电压voc为7.2v，理论上转换器的输入电压(vrec)应该为3.6v时，压电传感器才能有着最大的功率输出，如图10所示的仿真波形图中，在mppt电路达到稳定态时vrec等于3.56v，vrec/0.5voc＝99％。
本发明实施例最大功率点跟踪控制压电能量获取电路的跟踪效率图如图11所示，其中vrec/0.5voc表示本发明输入电压vrec随着压电传感器开路电压voc变化情况，跟踪效率pmpp/pmax表示转换器实际测量得到的最大输入功率与转换器理论上输入的最大功率之比；在图9中，当压电传感器的输出开路电压voc从2v变化到7.2v时，最大功率点跟踪控制压电能量获取的跟踪效率不低于84％。其中，当转换器输入电压vrec为2.25v时，最大功率点跟踪控制压电能量获取电路峰值跟踪效率为99.3％。
本发明实施例最大功率点跟踪控制压电能量获取电路的功率转换效率图如图12所示，当最大功率点跟踪控制压电能量获取电路的输入功率从33μw变化到2mw时，仿真结果显示功率转换效率从30％变化到83％，其中峰值转换效率为84％。由于本发明电路自身的静态功耗仅为15μw，所以当输入功率增大时，功率转换效率逐渐上升，但当输入功率过大时，由于转换器功率级导通损耗逐渐增加，导致功率转换效率不再上升，并且有着下降的趋势。
本发明设计的最大功率点跟踪控制压电能量获取电路依据压电能量获取装置输出功率曲线，利用扰动控制方法，自适应调节转换器的等效输入阻抗，使得压电能量获取装置一直以最大功率输出，输出功率为33uw到2mw。
本发明的比较器改进了传统比较器的结构，相对于传统的比较器实现了根据输入信号来自动调节精度的方式，并且提高了比较器的比较速度，同时进一步降低了逐次逼近型数模转换器的功耗。
综上所述，本文中应用了具体个例对本发明实施例提供的一种最大功率点跟踪控制压电能量获取电路的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。