集成电路、封装结构以及制造方法与流程

本发明涉及一种整合氮化镓(gan)功率晶体管的驱动电路，特别涉及包括驱动电路、隔离器以及氮化镓功率晶体管的封装结构。

背景技术：

在一个电力电路中，往往需要利用电荷泵将供应电压升压至更高的电压来驱动功率晶体管。图1显示一般的电力电路。如图1所示的电力电路100中，上桥驱动电路drv1用以驱动第一功率晶体管110a，下桥驱动电路drv2用以驱动第二功率晶体管110b。此外，升压电容cb以及升压二极管db用以将供应电压vdd升压至升压电压vb，使得第一功率晶体管110a能够完全导通。因此，第一功率晶体管110a由输入电压vin所供应，第二功率晶体管110b能够通过电感l以及电容c来驱动负载装置rl。

因为电感l会在切换节点sw上产生显著的寄生效应，如通过第二功率晶体管110b的导通的内接二极管(bodydiode)而在切换节点sw上产生负电压突波，这些寄生效应会在升压电容cb经由功率晶体管充电时干扰升压电压vb。因此，需要降低驱动电路的寄生效应。

技术实现要素：

有鉴于此，本发明提出一种集成电路，包括一第一功率晶体管、一第二功率晶体管以及一隔离器。上述第一功率晶体管与一第一驱动电路整合在一起。上述第二功率晶体管与一第二驱动电路整合在一起。上述隔离器可根据一输入信号，提供一第一控制信号至一第一功率晶体管且提供一第二控制信号至一第二功率晶体管。

根据本发明的一实施例，集成电路还包括一第一电力电路以及一第二电力电路。第一电力电路包括上述第一驱动电路以及上述第一功率晶体管，其中上述第二电力电路包括上述第二驱动电路以及上述第二功率晶体管。

根据本发明的一实施例，集成电路还包括一自举二极管以及一自举电容。上述自举二极管包括一自举阳极以及一自举阴极，其中上述自举阳极耦接至一第一供应电压，上述自举阴极耦接至一第二供应电压。上述自举电容耦接于上述第二供应电压以及一开关节点的一开关电压。

根据本发明的一实施例，上述第一驱动电路是由上述第二供应电压以及上述开关电压所供电，并可根据上述第一控制信号于一第一驱动节点产生一第一驱动电压，其中上述第一功率晶体管可根据上述驱动电压而将一高电压供电至上述开关节点。

根据本发明的一实施例，上述第二驱动电路是由上述第一供应电压以及一第二接地端所供电，并可根据上述第二控制信号于一第二驱动节点产生一第二驱动电压，其中上述第二功率晶体管可根据上述第二驱动电压而将上述开关电压下拉至上述第一接地端。

根据本发明的一实施例，上述第一功率晶体管以及上述第二功率晶体管的每一者为一氮化镓晶体管。

根据本发明的一实施例，上述高电压超过上述第一供应电压以及上述第二供应电压。

根据本发明的一实施例，上述隔离器包括一第一子隔离器以及一第二子隔离器。上述第一子隔离器包括一第一发射器、一第一接收器以及一第一隔离阻障。上述第一发射器是由一第三供应电压以及一第二接地端所供电，且可根据上述输入信号发送一第一射频信号。上述第一接收器是由一第二供应电压以及上述开关电压所供电，且可根据上述第一射频信号产生上述第一控制信号。上述第一隔离阻障用以将上述第一发射器以及上述第一接收器之间电性隔离。上述第二子隔离器包括一第二发射器、一第二接收器以及一第二隔离阻障。上述第二发射器是由一第三供应电压以及一第二接地端所供电，且可根据上述输入信号发送一第二射频信号。上述第二接收器是由上述第一供应电压以及上述第一接地端所供电，且可根据上述第二射频信号产生上述第二控制信号。上述第二隔离阻障用以将上述第二发射器以及上述第二接收器之间电性隔离。

根据本发明的一实施例，上述隔离器包括一发射器、一第一接收器、一第一隔离阻障、一第二接收器以及一第二隔离阻障。上述发射器是由一第三供应电压以及一第二接地端所供电，且可根据上述输入信号发送一第一射频信号以及一第二射频信号。上述第一接收器是由上述第二供应电压以及上述开关电压所供电，且可根据上述第一射频信号产生上述第一控制信号。上述第一隔离阻障用以将上述发射器以及上述第一接收器之间电性隔离。上述第二接收器是由上述第一供应电压以及上述第一接地端所供电，且可根据上述第一射频信号产生上述第二控制信号。上述第二隔离阻障用以将上述发射器以及上述第二接收器之间电性隔离。

根据本发明的一实施例，集成电路还包括一解耦合电容。上述解耦合电容耦接于上述高电压以及上述第一接地端之间，其中上述第一子隔离器、上述第二子隔离器、上述第一电力电路、上述第二电力电路以及上述解耦合电容封装在一起。

根据本发明的一实施例，上述第一电力电路以及上述第二电力电路的每一者包括一前置驱动电路。上述前置驱动电路可根据一控制信号产生上述第一内部信号，其中上述前置驱动电路用以增进上述控制信号的驱动能力，其中一驱动电路可根据上述第一内部信号，产生一驱动电压。

根据本发明的一实施例，上述第一电力电路以及上述第二电力电路的每一者还包括一上桥晶体管、一下桥晶体管以及一电荷泵。上述上桥晶体管可根据一上桥节点的一上桥电压，将一供应电压提供至一驱动节点。上述下桥晶体管，可根据上述第一内部信号，将上述驱动节点耦接至一接地端。上述电荷泵耦接至上述上桥节点以及上述驱动节点，其中上述电荷泵用以根据上述第一内部信号，产生超过上述供应电压的上述上桥电压。

根据本发明的一实施例，上述第一电力电路以及上述第二电力电路的每一者还包括一迟滞电路。上述迟滞电路耦接于上述控制信号以及上述前置驱动电路之间，可用以接收上述控制信号而产生一第二内部信号，使得上述前置驱动电路可根据上述第二内部信号而产生上述第一内部信号，其中上述迟滞电路用以提供一迟滞功能给上述控制信号。

根据本发明的一实施例，上述第一电力电路以及上述第二电力电路的每一者还包括一上桥常导通晶体管。上述上桥常导通晶体管包括耦接至上述驱动节点的源极端、耦接至上述驱动节点的栅极端以及由上述供应电压供电的漏极端，其中上述上桥常导通晶体管用以增进上述上桥晶体管的驱动能力。

本发明更提出一种封装结构，包括：一基板、一解耦合电容、一集成电路以及一导线层。上述解耦合电容位于上述基板之上。上述集成电路与上述解耦合电容固定于一第一介电层之中。上述导线层用以将解耦合电容电性耦接至上述集成电路，其中上述导线层位于上述第一介电层且穿过一第二介电层。

根据本发明的一实施例，上述解耦合电容包括一第一导电单元、一第一介电单元以及一第二导电单元。上述第一导电单元形成于上述第一介电层之中。上述第一介电单元形成于上述第一导电单元之上。上述第二导电单元形成于上述第一介电单元之上。

根据本发明的一实施例，封装结构还包括一自举电容。上述自举电容位于上述基板之上，其中上述集成电路以及上述自举电容固定于上述第一介电层或上述第二介电层之中。

根据本发明的一实施例，上述自举电容包括一第三导电单元、一第二介电单元以及一第四导电单元。上述第三导电单元形成于上述第一介电层之中。上述第二介电单元形成于上述第一导电单元之上。上述第四导电单元形成于上述第二介电单元之上。

根据本发明的一实施例，上述第一介电单元以及上述第二介电单元的材料与上述第一介电层以及上述第二介电层的材料不同。

根据本发明的一实施例，上述集成电路包括一隔离器、一第一电力电路以及一第二电力电路。上述隔离器可根据一输入信号，提供一第一控制信号以及一第二控制信号。上述第一电力电路包括一第一驱动电路以及一第一功率晶体管。上述第一驱动电路是由一第二供应电压以及一开关电压所供电，且可根据上述第一控制信号于一第一驱动节点产生一第一驱动电压，其中一自举二极管以及上述自举电容用以将一第一供应电压升压至上述第二供应电压，其中上述自举二极管包括耦接至上述第一供应电压的一自举阳极以及耦接至上述第二供应电压的一自举阴极，其中上述自举电容耦接于上述第二供应电压以及一开关节点的上述开关电压之间。上述第一功率晶体管可根据上述第一驱动电压，将一高电压供电至上述开关节点。上述第二电力电路包括一第二驱动电路以及一第二功率晶体管。上述第二驱动电路是由上述第一供应电压以及一第一接地端所供电，且根据上述第二控制信号于一第二驱动节点产生一第二驱动电压。上述第二功率晶体管可根据上述第二驱动电压，将上述开关电压下拉至上述第一接地端。

根据本发明的一实施例，上述第一功率晶体管以及上述第二功率晶体管的每一者为一氮化镓晶体管。

根据本发明的一实施例，上述隔离器包括一第一子隔离器以及一第二子隔离器。上述第一子隔离器包括一第一发射器、一第一接收器以及一第一隔离阻障。上述第一发射器是由一第三供应电压以及一第二接地端所供电，且可根据上述输入信号发送一第一射频信号。上述第一接收器是由一第二供应电压以及上述开关电压所供电，且可根据上述第一射频信号产生上述第一控制信号。上述第一隔离阻障用以将上述第一发射器以及上述第一接收器之间电性隔离。上述第二子隔离器包括一第二发射器、一第二接收器以及一第二隔离阻障。上述第二发射器是由一第三供应电压以及一第二接地端所供电，且可根据上述输入信号发送一第二射频信号。上述第二接收器是由上述第一供应电压以及上述第一接地端所供电，且可根据上述第二射频信号产生上述第二控制信号。上述第二隔离阻障用以将上述第二发射器以及上述第二接收器之间电性隔离。

根据本发明的一实施例，上述隔离器包括一发射器、一第一接收器、一第一隔离阻障、一第二接收器以及一第二隔离阻障。上述发射器是由一第三供应电压以及一第二接地端所供电，且可根据上述输入信号发送一第一射频信号以及一第二射频信号。上述第一接收器是由上述第二供应电压以及上述开关电压所供电，且可根据上述第一射频信号产生上述第一控制信号。上述第一隔离阻障用以将上述发射器以及上述第一接收器之间电性隔离。上述第二接收器是由上述第一供应电压以及上述第一接地端所供电，且可根据上述第一射频信号产生上述第二控制信号。上述第二隔离阻障用以将上述发射器以及上述第二接收器之间电性隔离。

根据本发明的一实施例，上述解耦合电容耦接于上述高电压以及上述第一接地端之间。

根据本发明的一实施例，上述第一电力电路以及上述第二电力电路的每一者包括一前置驱动电路。上述前置驱动电路可根据一控制信号产生上述第一内部信号，其中上述前置驱动电路用以增进上述控制信号的驱动能力，其中一驱动电路根据上述第一内部信号，产生一驱动电压。

根据本发明的一实施例，上述第一电力电路以及上述第二电力电路的每一者包括一上桥晶体管、一下桥晶体管以及一电荷泵。上述上桥晶体管可根据一上桥节点的一上桥电压，将一供应电压提供至一驱动节点。上述下桥晶体管可根据上述第一内部信号，将上述驱动节点耦接至一接地端。上述电荷泵耦接至上述上桥节点以及上述驱动节点，其中上述电荷泵用以根据上述第一内部信号，产生超过上述供应电压的上述上桥电压。

根据本发明的一实施例，上述上桥晶体管以及上述下桥晶体管皆为常闭晶体管。

本发明还提出一种制造方法，用以制造一封装结构，包括：提供一解耦合电容放置于一基板上；提供一集成电路放置于上述基板上；

通过一第一介电质固定上述解耦合电容以及上述集成电路，并形成一第一介电层；形成一导线层于上述第一介电层之上，使得上述解耦合电容通过上述导线层电性耦接至上述集成电路；以及通过一第二介电质固定上述导线层以及上述第一介电层，并形成一第二介电层放置于上述第一介电层之上。

根据本发明的一实施例，上述提供上述解耦合电容放置于上述基板上的步骤还包括：形成一第一导电单元于上述第一介电层中；形成一第一介电单元于上述第一导电单元之上；以及形成一第二导电单元于上述第一介电单元之上。

根据本发明的一实施例，制造方法还包括：提供一自举电容于上述基板上；以及通过上述第一介电质固定上述自举电容、解耦合电容以及上述集成电路，并形成上述第一介电层。

根据本发明的一实施例，上述提供上述自举电容放置于上述基板上的步骤还包括：形成一第三导电单元于上述第一介电层中；形成一第二介电单元于上述第三导电单元之上；以及形成一第四导电单元于上述第二介电单元之上。

根据本发明的一实施例，上述集成电路包括一隔离器、一第一电力电路以及一第二电力电路。上述隔离器包括一第一供应节点、一第二供应节点、一第三供应节点、一第四供应节点、一第一参考节点、一第二参考节点、一第三参考节点、一第四参考节点、一第一输入节点、一第二输入节点、一第一输出节点以及一第二输出节点。上述第一电力电路包括耦接至上述第二供应节点的一第五供应节点、一第六供应节点、耦接至上述第二参考节点的一第五参考节点以及耦接至第一输出节点的一第一pwm节点。上述第二电力电路包括耦接至上述第四供应节点的一第七供应节点、耦接至上述第五参考节点的一第八参考节点、一第六参考节点以及耦接至上述第二输出节点的一第二pwm节点。

根据本发明的一实施例，制造方法还包括：形成一第一导电层于上述基板之上，其中上述第一电力电路以及上述自举电容放置于上述第一导电层之上。上述第一导电层耦接至上述自举电容的一第一端以及上述第五参考节点，上述自举电容的一第二端通过上述导线层耦接至上述第五供应节点，其中上述第六供应节点通过上述导线层耦接至上述解耦合电容的一第三端。

根据本发明的一实施例，制造方法还包括：形成一第二导电层于上述基板之上。上述第二电力电路以及上述解耦合电容放置于上述第二导电层之上，其中上述第二导电层耦接至上述解耦合电容的一第四端以及一第六参考节点。

根据本发明的一实施例，制造方法还包括：形成一第三导电层于上述基板之上，其中上述隔离器位于上述第三导电层之上。

根据本发明的一实施例，上述第一供应节点以及上述第三供应节点是由一第三供应电压所供电，上述第二供应节点以及上述第五供应节点是由一第二供应电压所供电，上述第一输入节点接收一输入信号，上述第二输入节点接收一反相输入信号，上述第一输出节点产生一第一控制信号，上述第二输出节点产生一第二控制信号，上述第四供应节点以及上述第七供应节点是由一第一供应电压所供电，上述第六供应节点是由一高电压所供电，上述第一参考节点以及上述第三参考节点耦接至一第二接地端，上述第四参考节点以及上述第六参考节点耦接至一第一接地端，其中上述输入信号以及上述反相输入信号为反相。

根据本发明的一实施例，上述第一电力电路包括一第一驱动电路以及一第一功率晶体管。上述第一驱动电路由上述第二供应电压以及一开关电压所供电，且根据上述第一控制信号于一第一驱动节点产生一第一驱动电压。上述第一功率晶体管根据上述第一驱动电压，将上述第六供应节点耦接至上述第五参考节点。

根据本发明的一实施例，上述第二电力电路包括一第二驱动电路以及一第二功率晶体管。上述第二驱动电路由上述第一供应电压以及一第一接地端所供电，且根据上述第二控制信号于一第二驱动节点产生一第二驱动电压。上述第二功率晶体管根据上述第二驱动电压，将一第八供应节点耦接至上述第一接地端。

根据本发明的一实施例，上述第一功率晶体管以及上述第二功率晶体管的任一者为一氮化镓晶体管。

根据本发明的一实施例，上述集成电路还包括一自举二极管。上述自举二极管包括一自举阳极端以及一自举阴极端，其中上述自举阳极关系耦接至一第一供应电压，上述自举阴极端耦接至一第二供应电压。

根据本发明的一实施例，上述高电压超过上述第一供应电压以及上述第二供应电压。

根据本发明的一实施例，上述隔离器包括一第一子隔离器以及一第二子隔离器。上述第一子隔离器包括：一第一发射器、一第一接收器以及一第一隔离阻障。上述第一发射器是由一第三供应电压以及一第二接地端所供电，且根据上述输入信号发送一第一射频信号。上述第一接收器是由一第二供应电压以及上述开关电压所供电，且根据上述第一射频信号产生上述第一控制信号。上述第一隔离阻障用以将上述第一发射器以及上述第一接收器之间电性隔离。上述第二子隔离器包括一第二发射器、一第二接收器以及一第二隔离阻障。上述第二发射器是由一第三供应电压以及一第二接地端所供电，且根据上述输入信号发送一第二射频信号。上述第二接收器是由上述第一供应电压以及上述第一接地端所供电，且根据上述第二射频信号产生上述第二控制信号。上述第二隔离阻障用以将上述第二发射器以及上述第二接收器之间电性隔离。

根据本发明的一实施例，上述第一电力电路以及上述第二电路的每一者包括一前置驱动电路。上述前置驱动电路根据一控制信号产生上述第一内部信号，其中上述前置驱动电路用以增进上述控制信号的驱动能力，其中一驱动电路根据上述第一内部信号，产生一驱动电压。

根据本发明的一实施例，上述第一电力电路以及上述第二电路的每一者包括一上桥晶体管、一下桥晶体管以及一电荷泵。上述上桥晶体管根据一上桥节点的一上桥电压，将一供应电压提供至一驱动节点。上述下桥晶体管根据上述第一内部信号，将上述驱动节点耦接至一接地端。上述电荷泵耦接至上述上桥节点以及上述驱动节点，其中上述电荷泵用以根据上述第一内部信号，产生超过上述供应电压的上述上桥电压。

根据本发明的一实施例，上述第一电力电路以及上述第二电路的每一者包括一迟滞电路。上述迟滞电路耦接于上述控制信号以及上述前置驱动电路之间，其中上述迟滞电路接收上述控制信号而产生一第二内部信号，使得上述前置驱动电路根据上述第二内部信号而产生上述第一内部信号，其中上述迟滞电路用以提供一迟滞功能给上述控制信号。

附图说明

图1显示一般的电力电路；

图2显示根据本发明的一实施例所述的电力电路的方框图；

图3显示根据本发明的一实施例所述的图2的电力电路200的电荷泵的电路图；

图4显示根据本发明的另一实施例所述的电力电路的方框图；

图5显示根据本发明的另一实施例所述的电力电路的方框图；

图6显示根据本发明的另一实施例所述的电力电路的方框图；

图7显示根据本发明的另一实施例所述的电力电路的方框图；

图8显示根据本发明的另一实施例所述的电力电路的方框图；

图9显示根据本发明的另一实施例所述的电力电路的方框图；

图10显示根据本发明的另一实施例所述的电力电路的方框图；

图11显示根据本发明的另一实施例所述的集成电路的方框图；

图12显示根据本发明的另一实施例所述的集成电路的方框图；

图13显示根据本发明的另一实施例所述的集成电路的方框图；

图14显示根据本发明的一实施例所述的封装结构的上视图；

图15显示根据本发明的一实施例所述的封装结构的剖面图；

图16a-图16b显示根据本发明的一实施例所述的第一电力电路的上视图以及剖面图；以及

图17a-图17f显示根据本发明的一实施例所述的图14的封装结构1400以及图15的封装结构1500的制造流程图。

附图标记说明：

100、200、400、500、600、700、800、900、1000电力电路

110a第一功率晶体管

110b第二功率晶体管

210、410、510、610、710、810、910功率晶体管

220、420、520、620、720、820、920、1020驱动电路

221上桥晶体管

222下桥晶体管

230电荷泵

310第一单向导通装置

320第二单向导通装置

330第三单向导通装置

340开关

421上桥晶体管

423上桥常导通晶体管

530第一前置驱动电路

531第一常导通晶体管

532第一常闭晶体管

630、730第一前置驱动电路

640、740第二前置驱动电路

641第二常导通晶体管

642第二常闭晶体管

750、850、950、1050第一迟滞电路

751第三常闭晶体管

752第四常闭晶体管

753第五常闭晶体管

830、930、1030前置驱动电路

931、1031第一子前置驱动电路

932、1032第二子前置驱动电路

1033第三子前置驱动电路

1034第四子前置驱动电路

1100、1200、1300集成电路

1110隔离器

1120第一电力电路

1121第一驱动电路

1122第一功率晶体管

1130第二电力电路

1131第二驱动电路

1132第二功率晶体管

1400、1500封装结构

1401第一导电层

1402第二导电层

1403第三导电层

1411第一导体

1412第二导体

1510第一介电层

1520第二介电层

1520a第一固定层

1520b第二固定层

1521导线层

1521a第一金属单元

1521b金属单元

1522第一导电单元

1523第一介电单元

1524第二导电单元

1525第三导电单元

1526第二介电单元

1527第四导电单元

14基板

141第一载体

142第二载体

143第三载体

db自举二极管

cb自举电容

nba自举阳极

nbc自举阴极

nsw开关节点

sin输入信号

sc1第一控制信号

sc2第二控制信号

sin输入信号

sinb反相输入信号

vdd1第一供应电压

vdd2第二供应电压

vdd3第三供应电压

vsw开关电压

vd1第一驱动电压

vd2第二驱动电压

vhv高电压

gnd1第一接地端

gnd2第二接地端

tx发射器

t1第一发射器

t2第二发射器

r1第一接收器

r2第二接收器

ib1第一隔离阻障

ib2第二隔离阻障

rf1第一射频信号

rf2第二射频信号

cd解耦合电容

nr5第五参考节点

nr6第六参考节点

s1、s2源极端

g1栅极端

d1漏极端

h孔洞

c电容

cb升压电容

drv1上桥驱动电路

drv2下桥驱动电路

db升压二极管

e1第一子常闭晶体管

e2第二子常闭晶体管

e3第三子常闭晶体管

e4第四子常闭晶体管

e5第五子常闭晶体管

e6第六子常闭晶体管

e7第七子常闭晶体管

e8第八子常闭晶体管

d1第一子常导通晶体管

d2第二子常导通晶体管

d3第三子常导通晶体管

d4第四子常导通晶体管

l电感

ip功率电流

r1第一电阻

r2第二电阻

rl负载装置

rd放电电阻

sw切换节点

vb升压电压

vdd供应电压

vd驱动电压

vh上桥电压

vin输入电压

sc控制信号

sb1第一子内部信号

sb2第二子内部信号

sb3第三子内部信号

si1第一内部信号

si2第二内部信号

si3第三内部信号

nd驱动节点

nh上桥节点

n1第一节点

n2第二节点

n3第三节点

n4第四节点

具体实施方式

以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以相关申请文件所界定者为准。

值得注意的是，以下所公开的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的构思，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征之上等的描述，实际可包含多个不同的实施例，包括该等特征直接接触，或者包含其它额外的特征形成于该等特征之间等等，使得该等特征并非直接接触。

图2显示根据本发明的一实施例所述的电力电路的方框图。如图2所示，电力电路200包括功率晶体管210以及驱动电路220。功率晶体管210根据驱动节点nd的驱动电压vd，而汲取功率电流ip。根据本发明的一实施例，功率晶体管210为氮化镓(gan)晶体管。

驱动电路220包括上桥晶体管221、下桥晶体管222以及电荷泵230。上桥晶体管221根据上桥节点nh的上桥电压vh，将供应电压vdd供应至驱动节点nd。下桥晶体管222耦接于驱动节点nd以及接地端之间，并且根据控制信号sc而将驱动电压vd拉至接地位准(电平)。根据本发明的一实施例，上桥晶体管221以及下桥晶体管222为常闭晶体管。

电荷泵230是由供应电压vdd以及接地端所供应，并且电荷泵230耦接至上桥节点nh以及驱动节点nd。为了完全导通上桥晶体管221，电荷泵230用以产生超过供应电压vdd的上桥电压vh，使得上桥晶体管221的栅极-源极电压至少超过阈值电压(临限电压)而将供应电压vdd施加至驱动节点nd。根据本发明的一实施例，驱动电路220为满摆幅(rail-to-rail)驱动电路，使得驱动电压vd的范围从供应电压vdd至接地位准。

图3显示根据本发明的一实施例所述的图2的电力电路200的电荷泵的电路图。如图3所示，耦接至驱动节点nd以及上桥节点nh的电荷泵300包括第一单向导通装置310、放电电阻rd、电容c、第二单向导通装置320、第三单向导通装置330以及开关340。

当供应电压vdd超过第一节点n1的电压时，第一单向导通装置310为导通。当供应电压vdd并未超过第一节点n1的电压时，第一单向导通装置310为不导通。电容c耦接于第一节点n1以及第二节点n2之间，放电电阻rd耦接于第一节点n1以及上桥节点nh之间。

第二单向导通装置320耦接于第二节点n2以及上桥节点nh之间。当第二节点n2的电压超过上桥电压vh时，第二单向导通装置320为导通。当第二节点n2的电压并未超过上桥电压vh时，第二单向导通装置320为不导通。

第三单向导通装置330耦接于驱动节点nd以及第二节点n2之间。当驱动节点nd的驱动电压vd超过第二节点n2的电压时，第三单向导通装置330为导通。当驱动电压vd并未超过第二节点n2的电压时，第三单向导通装置330为不导通。

开关340接收控制信号sc，且耦接于上桥节点nh以及接地端之间。此外，开关340用以根据控制信号sc，将上桥节点nh耦接至接地端。

为了简化说明，开关340在此是以n型晶体管作为一举例。根据本发明的一实施例，当控制信号sc位于高电压位准(如，供应电压vdd)时，开关340为导通且供应电压vdd对电容c充电且经由第一单向导通装置310、第二单向导通装置320以及开关340而至接地端。

根据本发明的另一实施例，当控制信号sc位于低电压位准(如接地位准)时，开关340为不导通，并且第三单向导通装置330提供驱动电压vd至第二节点n2，使得电容c通过放电电阻rd而放电至驱动节点nd。

根据本发明的一实施例，放电电阻rd的电阻值决定电容c所能充电的最高电压，也决定了上桥电压vh所能到达的最高电压。此外，放电电阻rd的电阻值越大，就会造成上桥电压vd的上升时间越慢。因此，放电电阻rd的电阻值存在着权衡取舍(trade-off)。

根据本发明的一实施例，第一单向导通装置310、第二单向导通装置320以及第三单向导通装置330的每一者为二极管。根据本发明的其他实施例，第一单向导通装置310、第二单向导通装置320以及第三单向导通装置330的每一者为耦接成二极管形式的常闭晶体管。

图4显示根据本发明的另一实施例所述的电力电路的方框图。如图4所示的电力电路400中，功率晶体管410以及驱动电路420分别对应至图2的功率晶体管210以及驱动电路220。

驱动电路420还包括上桥常导通晶体管423。上桥常导通晶体管423的源极端以及栅极端皆耦接至驱动节点nd，上桥常导通晶体管423的漏极端是由供应电压vdd所供电。上桥常导通晶体管423为持续导通，用以增进上桥晶体管221的驱动能力。

图5显示根据本发明的另一实施例所述的电力电路的方框图。如图5所示，电力电路500包括功率晶体管510、驱动电路520以及第一前置驱动电路530，其中功率晶体管510以及驱动电路520分别对应至图2的功率晶体管210以及驱动电路220。

第一前置驱动电路530接收控制信号sc而产生第一内部信号si1至驱动电路520，用以增进控制信号sc的驱动能力。第一前置驱动电路530包括第一常导通晶体管531以及第一常闭晶体管532。

第一常导通晶体管531的栅极端以及源极端皆耦接至驱动电路520，并且第一常导通晶体管531的漏极端是由供应电压所供电。第一常闭晶体管532的栅极端接收控制信号sc，第一常闭晶体管532的源极端耦接至接地端，第一常闭晶体管532的漏极端耦接至驱动电路520。

图6显示根据本发明的另一实施例所述的电力电路的方框图。如图6所示，电力电路600包括功率晶体管610、驱动电路620、第一前置驱动电路630以及第二前置驱动电路640，其中功率晶体管610、驱动电路620以及第一前置驱动电路630分别对应至图5的功率晶体管510、驱动电路520以及第一前置驱动电路530。

第二前置驱动电路640接收控制信号sc而产生第二内部信号si2至第一前置驱动电路630，用以进一步增进控制信号sc的驱动能力。第二前置驱动电路640包括第二常导通晶体管641以及第二常闭晶体管642。

第二常导通晶体管641的栅极端以及源极端皆耦接至第一前置驱动电路630的第一常闭晶体管532的栅极端，并且第二常导通晶体管641的漏极端是由供应电压vdd所供电。第二常闭晶体管642的栅极端接收控制信号sc，第二常闭晶体管642的源极端耦接至接地端，而第二常闭晶体管642的漏极端耦接至第一前置驱动电路630的第一常闭晶体管532的栅极端。

图7显示根据本发明的另一实施例所述的电力电路的方框图。如图7所示，电力电路700包括功率晶体管710、驱动电路720、第一前置驱动电路730、第二前置驱动电路740以及第一迟滞电路750，其中功率晶体管710、驱动电路720、第一前置驱动电路730以及第二前置驱动电路740分别对应至图6的功率晶体管610、驱动电路620、第一前置驱动电路630以及第二前置驱动电路640。

第一迟滞电路750接收控制信号sc而产生第三内部信号si3，用以进一步提供迟滞功能给控制信号sc。第一迟滞电路750包括第一电阻r1、第三常闭晶体管751、第四常闭晶体管752、第五常闭晶体管753以及第二电阻r2。

第一电阻r1耦接于供应电压vdd以及第二前置驱动电路740的第二常闭晶体管642的栅极端之间，第三常闭晶体管751的栅极端耦接至第三节点n3，第三常闭晶体管751的源极端耦接至第四节点n4，第三常闭晶体管751的漏极端耦接至第一电阻r1以及第二前置驱动电路740的第二常闭晶体管642的栅极端。第四常闭晶体管752的栅极端耦接至第三节点n3，第四常闭晶体管752的源极端耦接至接地端，第四常闭晶体管的漏极端耦接至第四节点n4。

第五常闭晶体管753的栅极端耦接至第一电阻r1以及第二前置驱动电路740的第二常闭晶体管642的栅极端，第五常闭晶体管753的源极端耦接至第四节点n4，第五常闭晶体管753的漏极端由供应电压vdd所供电。第二电阻r2耦接至第三节点n3，并且接收控制信号sc。

图8显示根据本发明的另一实施例所述的电力电路的方框图。如图8所示，电力电路800包括功率晶体管810、驱动电路820、前置驱动电路830以及第一迟滞电路850，其中功率晶体管810、驱动电路820以及第一迟滞电路850分别对应至图7的功率晶体管710、驱动电路720以及第一迟滞电路750。

根据本发明的一实施例，前置驱动电路830根据第二内部信号si2而产生第一内部信号si1，用以增进控制信号sc的驱动能力。根据本发明的一实施例，第一内部信号si1以及第二内部信号si2为同相。

图9显示根据本发明的另一实施例所述的电力电路的方框图。如图9所示，电力电路900包括功率晶体管910、驱动电路920、前置驱动电路930以及第一迟滞电路950，其中功率晶体管910、驱动电路920、前置驱动电路930以及第一迟滞电路950分别对应至图8的功率晶体管810、驱动电路820、前置驱动电路830以及第一迟滞电路850。

如图9所示，前置驱动电路930包括第一子前置驱动电路931以及第二子前置驱动电路932。第一子前置驱动电路931包括第一子常闭晶体管e1、第二子常闭晶体管e2以及第一子常导通晶体管d1，其中第一子前置驱动电路931根据第一子内部信号sb1而产生第一内部信号si1。

第一子常闭晶体管e1的栅极端接收第一子内部信号sb1，第一子常闭晶体管e1的源极端耦接至接地端。第二子常闭晶体管e2的栅极端接收第二内部信号si2。也就是，第二子常闭晶体管e2的栅极端耦接至第三子常闭晶体管e3的栅极端。第二子常闭晶体管e2的漏极端是由供应电压vdd所供电。

第二子常闭晶体管e2的源极端耦接至第一子常闭晶体管e1的漏极端，其中第一子常闭晶体管e1的漏极端产称第一内部信号si1而提供至驱动电路920。第一子常导通晶体管d1的栅极端以及源极端耦接在一起，第一子常导通晶体管d1的源极端是由供应电压vdd所供电。

第二子前置驱动电路932包括第三子常闭晶体管e3、第四子常闭晶体管e4以及第二子常导通晶体管d2，其中第二子前置驱动电路932根据第二内部信号si2而产生第一子内部信号sb1。

第三子常闭晶体管e3的栅极端接收第二内部信号si2，第三子常闭晶体管e3的源极端耦接至接地端。第四子常闭晶体管e4的栅极端耦接至第一迟滞电路950的第三节点n3，第四子常闭晶体管e4的漏极端是由供应电压vdd所供电。

第四子常闭晶体管e4的源极端耦接至第三子常闭晶体管e3的漏极端，其中第三子常闭晶体管e4的漏极端产生第一子内部信号sb1并提供至第一子前置驱动电路931。第二子常导通晶体管d2的栅极端以及源极端耦接在一起，第二子常导通晶体管d2的漏极端是由供应电压vdd所供电。

图10显示根据本发明的另一实施例所述的电力电路的方框图。如图10所示，电力电路1000包括功率晶体管1010、驱动电路1020、前置驱动电路1030以及第一迟滞电路1050，其中功率晶体管1010、驱动电路1020、前置驱动电路1030以及第一迟滞电路1050分别对应至图9的功率晶体管910、驱动电路920、前置驱动电路930以及第一迟滞电路950。

如图10所示，前置驱动电路1030包括第一子前置驱动电路1031、第二子前置驱动电路1032、第三子前置驱动电路1033以及第四子前置驱动电路1034，其中第一子前置驱动电路1031以及第二子前置驱动电路1032分别对应至图9的第一子前置驱动电路931以及第二子前置驱动电路932，在此不再重复赘述。

第二子前置驱动电路1032包括第三子常闭晶体管e3、第四子常闭晶体管e4以及第二子常导通晶体管d2，其中第二子前置驱动电路1032根据第二子内部信号sb2而产生第一子内部信号sb1。

第三子常闭晶体管e3的栅极端接收第二子内部信号sb2，第三子常闭晶体管e3的源极端耦接至接地端。第四子常闭晶体管e4的栅极端接收第三子内部信号sb3。第四子常闭晶体管e4的漏极端是由供应电压vdd所供电。

第四子常闭晶体管e4的源极端耦接至第三子常闭晶体管e3的漏极端，其中第三子常闭晶体管e3的漏极端产生第二子内部信号sb2至第一子前置驱动电路1031。第二子常导通晶体管d2的栅极端以及源极端耦接在一起，第二子常导通晶体管d2的漏极端是由供应电压vdd所供电。

第三子前置驱动电路1033包括第五子常闭晶体管e5、第六子常闭晶体管e6以及第三子常导通晶体管d3，其中第三子驱动电路1033根据第三子内部信号sb3而产生第二子内部信号sb2。

第五子常闭晶体管e5的栅极端接收第三子内部信号sb3，第五子常闭晶体管e5的源极端耦接至接地端。第六子常闭晶体管e6的栅极端接收第二内部信号si2，第六子常闭晶体管e6的漏极端是由供应电压vdd所供电。

第六子常闭晶体管e6的源极端耦接至第五子常闭晶体管e5的漏极端，其中第五子常闭晶体管e5的漏极端产生第二子内部信号sb2至第二子前置驱动电路1032。第三子常导通晶体管d3的栅极端以及源极端耦接在一起，第三子常导通晶体管d3的漏极端是由供应电压vdd所供电。

第四子前置驱动电路1034包括第七子常闭晶体管e7、第八子常闭晶体管e8以及第四子常导通晶体管d4，其中第四子前置驱动电路1034根据第二内部信号si2而产生第三子内部信号sb3。

第七子常闭晶体管e7的栅极端接收第二内部信号si2，第七子常闭晶体管e7的源极端耦接至接地端。第八子常闭晶体管e8的栅极端耦接至第一迟滞电路1050的第三节点n3。第八子常闭晶体管e8的漏极端是由供应电压vdd所供电。

第八子常闭晶体管e8的源极端耦接至第七子常闭晶体管e7的漏极端，其中第七子常闭晶体管e7的漏极端产生第三子内部信号sb3至第三子前置驱动电路1033。第四子常导通晶体管d4的栅极端以及源极端耦接在一起，第四子常导通晶体管d4的漏极端是由供应电压vdd所供电。

根据本发明的其他实施例，图8的前置驱动电路830可包括偶数个子前置驱动电路，使得第一内部信号si1以及第二内部信号si2的相位为同相。

图11显示根据本发明的另一实施例所述的集成电路的方框图。如图11所示，集成电路1100包括隔离器1110、第一电力电路1120、第二电力电路1130、自举二极管db以及自举电容cb。

隔离器1110根据输入信号sin，产生第一控制信号sc1以及第二控制信号sc2。根据本发明的一些实施例，输入信号sin可由外部产生。如图11所示，反相输入信号sinb是由反相器inv所产生。隔离器1110根据反相输入信号sinb而产生第一控制信号sc1，根据输入信号sin产生第二控制信号sc2。根据本发明的其他实施例，反向输入信号sinb以及输入信号sin可由外部产生。

第一电力电路1120包括第一驱动电路1121以及第一功率晶体管1122，第二电力电路1130包括第二驱动电路1131以及第二功率晶体管1132。根据本发明的一实施例，第一驱动电路1121与第二驱动电路1131相同，第一功率晶体管1122与第二功率晶体管1132相同。

根据本发明的一实施例，第一驱动电路1121以及第二驱动电路1131皆可对应至图2以及图3的驱动电路220、图4的驱动电路420、图5的驱动电路520以及第一前置驱动电路530的组合、图6的驱动电路620、第一前置驱动电路630以及第二前置驱动电路640的组合、图7的驱动电路720、第一前置驱动电路730、第二前置驱动电路740以及第一迟滞电路750的组合、图8的驱动电路820、前置驱动电路830、以及第一迟滞电路850的组合、图9的驱动电路920、前置驱动电路930、以及第一迟滞电路950的组合以及图10的驱动电路1020、前置驱动电路1030、以及第一迟滞电路1050的组合的一者。

根据本发明的一实施例，第一功率晶体管1122以及第二功率晶体管1132皆可对应至图2的功率晶体管210、图4的功率晶体管410、图5的功率晶体管510、图6的功率晶体管610、图7的功率晶体管710、图8的功率晶体管810、图9的功率晶体管910、以及图10的功率晶体管1010的任一者。

如图11所示，自举二极管db包括自举阳极nba以及自举阴极nbc，其中自举阳极nba耦接至第一供应电压vdd1，自举阴极nbc耦接至第二供应电压vdd2。自举电容cb耦接于第二供应电压vdd2以及开关节点nsw。根据本发明的一实施例，自举二极管db以及自举电容cb用以根据开关节点nsw的开关电压vsw，而将第一供应电压vdd1声押至第二供应电压vdd2。

第一驱动电路1121是由第二供应电压vdd2以及开关电压vsw所供电，并根据第一控制信号sc1产生第一驱动电压vd1。第一功率晶体管1122根据第一驱动电压vd1，而将高电压vhv提供至开关节点nsw。

第二驱动电路1131是由第一供应电压vdd1以及第一接地端gnd1所供电，并根据第二控制信号sc2产生第二驱动电压vd2。第二功率晶体管1132根据第二驱动电压vd2，而将开关节点nsw耦接至第一接地端gnd1。

根据本发明的一实施例，当第一功率晶体管1122为不导通而第二功率晶体管1132为导通时，开关电压vsw耦接至第一接地端gnd1，第二供应电压vdd2等于第一供应电压vdd1减去自举二极管db的顺向导通电压。

根据本发明的另一实施例，当第一功率晶体管1122为导通而第二功率晶体管1132为不导通时，开关电压vsw耦于高电压vhv，使得第二供应电压vdd2被升压至高电压vhv以及第一供应电压vdd1的总和，因而完全导通第一功率晶体管1122。

图12显示根据本发明的另一实施例所述的集成电路的方框图。如图12所示，集成电路1200包括隔离器1110、第一功率晶体管1120、第二电力电路1130、自举二极管db以及自举电容cb，其中隔离器1110包括发射器tx、第一接收器r1、第一隔离阻障ib1、第二接收器r2以及第二隔离阻障ib2。

发射器tx是由第三供应电压vdd3以及第二接地端gnd2所供电，其中发射器tx调制输入信号sin而产生越过第一隔离阻障ib1的第一射频信号rf1，并且调制反相输入信号sinb而产生越过第二隔离阻障ib2的第二射频信号rf2。

第一接收器r1是由第二供应电压vdd2以及第二开关电压vsw所供电，其中第一接收器r1解调制第一射频信号rf1，而产生第一控制信号sc1。第一隔离阻障ib1用以将发射器tx以及第一接收器r1之间电性隔离。

第二接收器r2是由第一供应电压vdd1以及第一接地端gnd1所供电，其中第二接收器r2解调制第二射频信号rf2，而产生第二控制信号sc2。第二隔离阻障ib2用以将发射器tx以及第二接收器r2之间电性隔离。

根据本发明的一实施例，第一接地端gnd1可与第二接地端gnd2相同。根据本发明的另一实施例，第一接地端gnd1可与第二接地端gnd2不同。根据本发明的一实施例，高电压vhv超过第一供应电压vdd1、第二供应电压vdd2以及第三供应电压vdd3。

根据本发明的一实施例，第一供应电压vdd1可与第三供应电压vdd3相同。根据本发明的另一实施例，第一供应电压vdd1可与第三供应电压vdd3不同。

如图12所示，集成电路1200还包括解耦合电容cd。解耦合电容cd耦接于高电压vhv以及第一接地端gnd1。根据本发明的一实施例，隔离器1110、第一电力电路1120、第二电力电路1130以及解耦合电容cd封装在一起。根据本发明的另一实施例，隔离器1110、第一电力电路1120、第二电力电路1130、自举电容cb以及解耦合电容cd封装在一起。

图13显示根据本发明的另一实施例所述的集成电路的方框图。如图13所示，集成电路1300包括隔离器1110、第一电力电路1120、第二电力电路1130、自举二极管db以及自举电容cb，其中隔离器1110包括第一子隔离器1111以及第二子隔离器1112。

第一子隔离器1111包括第一发射器t1、第一接收器r1以及第一隔离阻障ib1。第一发射器t1是由第三供应电压vdd3以及第二接地端gnd2所供电，其中第一发射器t1调制输入信号sin而产生越过第一隔离阻障ib1的第一射频信号rf1。第一接收器r1是由第二供应电压vdd2以及开关电压sw所供电，其中第一接收器r1解调制第一射频信号rf1，而产生第一控制信号sc1。第一隔离阻障ib1用以将第一发射器t1以及第一接收器r1之间电性隔离。

第二子隔离器1112包括第二发射器t2、第二接收器r2以及第二隔离阻障ib2。第二发射器t2是由第三供应电压vdd3以及第二接地端gnd2所供电，其中第二发射器t2调制反相输入信号sinb而产生越过第二隔离阻障ib2的第二射频信号rf2。第二接收器r2是由第一供应电压vdd1以及第一接地端gnd1所供电，其中第二接收器r2解调制第二射频信号rf2而产生第二控制信号sc2。第二隔离阻障ib2用以将第二发射器t2以及第二接收器r2之间电性隔离。

根据本发明的一实施例，第一接地端gnd1可与第二接地端gnd2相同。根据本发明的另一实施例，第一接地端gnd1可与第二接地端gnd2不同。根据本发明的一实施例，高电压vhv超过第一供应电压vdd1、第二供应电压vdd2以及第三供应电压vdd3。

根据本发明的一实施例，第一供应电压vdd1可与第三供应电压vdd3相同。根据本发明的另一实施例，第一供应电压vdd1可与第三供应电压vdd3不同。

如图13所示，集成电路1300还包括解耦合电容cd。解耦合电容cd耦接于高电压vhv以及第一接地端gnd1之间。根据本发明的一实施例，第一子隔离器1111、第二子隔离器1112、第一电力电路1120、第二电力电路1130以及解耦合电容cd封装在一起。根据本发明的另一实施例，第一子隔离器1111、第二子隔离器1112、第一电力电路1120、第二电力电路1130、自举电容cb以及解耦合电容cd封装在一起。

图14是显示根据本发明的一实施例所述的封装结构的上视图。如图14所示，封装结构1400包括图13所示的解耦合电容cd、自举电容cb、第一子隔离器1111、第二子隔离器1112、第一电力电路1120以及第二电力电路1130。根据本发明的一实施例，封装结构1400位于基板14之上。

如图14所示，封装结构1400还包括第一导电层1401、第二导电层1402以及第三导电层1403。第一导电层1401、第二导电层1402以及第三导电层1403形成于基板14之上。

如图14所示，第一电力电路1120以及自举电容cb位于第一导电层1401之上。第二电力电路1130以及解耦合电容cd位于第二导电层1402之上。第一子隔离器1111以及第二子隔离器1112位于第三导电层1403之上。

根据本发明的一实施例，第一导电层1401、第二导电层1402以及第三导电层1403之间相互电性隔离。根据本发明的一实施例，第一导电层1401电性耦接至第一接地端gnd1，第二导电层1402电性耦接至开关电压vsw，其中开关电压vsw耦接至第五参考节点nr5。

如图14所示，第五参考节点nr5耦接至第一功率晶体管1122的源极端s1，其中第五参考节点nr5是通过导线层以及第一导体1411，电性耦接至第一导电层1401。

第六参考节点nr6耦接至第二功率晶体管1132的源极端s2，其中第六参考节点nr6用以将导线层电性连接至第二导电层1402。

根据本发明的一实施例，图13所示的自举二极管db放置于封装结构1400之外。

图15显示根据本发明的一实施例所述的封装结构的剖面图。如图15所示，封装结构1500显示沿着图14中自第一端点a至第二端点a'的虚线的剖面图。

封装结构1500包括基板14、第一子隔离器1111、第一电力电路1120、自举电容cb、解耦合电容cd以及导线层1521。基板14包括第一载体141、第二载体142以及第三载体143，其中第一载体141、第二载体142以及第三载体143之间相互隔离。

第一电力电路1120以及自举电容cb位于第一载体141之上，解耦合电容cd以及第二电力电路1130(图15中未显示)位于第二载体142之上。第一子隔离器1111以及第二子隔离器1112(图15中未显示)位于第三载体143之上。

根据本发明的一些实施例，第一导电单元1522以及第一电力电路1120位于第一导电层1401之上，其中第一导电层1401位于第一载体141之上。解耦合电容cd以及第二电力电路1130(图15中并未显示)位于第二导电层1402之上，其中第二导电层1402位于第二载体142之上。第一子隔离器1111以及第二子隔离器1112(图15中并未显示)位于第三导电层1403之上，其中第三导电层1403位于第三载体143之上。

第一载体141、第二载体142以及第三载体143的材料可以是(或包括)铜、铝、金、银、锡、铂及其合金等等。第一载体141以及第一导电层1401可为相同或不同的材料。第三载体143以及第三导电层1403可为相同或不同的材料。

封装结构1500还包括第一介电层1510以及第二介电层1520，第一子隔离器1111、第二子隔离器1112(图15中并未显示)、第一电力电路1120、第二电力电路1130(图15中并未显示)、自举电容cb以及解耦合电容cd在第一介电层1510中固定在一起。

导线层1521位于第一介电层1510之上，且穿过第二介电层1520。在一些实施例中，第一介电层1510是通过第一介电质的封胶工艺(moldingprocess)而形成，因而固定第一子隔离器1111、第二子隔离器1112、第一电力电路1120以及第二电力电路1130。

导线层1521用以电性耦接第一子隔离器1111、第二子隔离器1112、第一电力电路1120以及第二电力电路1130。在一些实施例中，导线层1521的材料为金属，且利用激光钻孔以及金属电镀工艺所制成。详细的制造方法将于下文中详加叙述。

如图15所示，自举电容cb包括第一导电单元1522、第一介电单元1523以及第二导电单元1524。第一导电单元1522以及第二导电单元1524可为铜柱。第一导电单元1522位于第一介电层1510中。同样的，解耦合电容cd包括第三导电单元1525、第二介电单元1526以及第四导电单元1527。第一导电单元1522、第二导电单元1524、第三导电单元1525以及第四导电单元1527可为铜柱。第三导电单元1525位于第一介电层1510中。

如图15所示，第一介电单元1523以及第二导电单元1524位于第一导电单元1522之上，第二介电单元1526以及第四导电单元1527位于第三导电单元1525之上。第一导电单元1522、第一介电单元1523以及第二导电单元1524形成自举电容cb，第三导电单元1525、第二介电单元1526以及第四导电单元1527形成解耦合电容cd。

为了调整自举电容cb的电容值，第一介电单元1523的材料可与第一介电层1510的材料以及第二介电层1520的材料不同。举例来说，第一介电单元1523可为陶瓷或云母，其中第一介电单元1523的材料与第一介电质的材料不同。在一些其他的实施例中，自举电容cb不包括第一介电单元1523。第一导电单元1522与第二导电单元1524相距第一距离，第一介电层1510的第一介电质可填充于第一导电单元1522以及第二导电单元1524之间的空间里。换句话说，第一介电单元1523的材料可与第一介电层1510的材料相同。

为了调整解耦合电容cd的电容值，第二介电单元1526的材料可与第一介电层1510的材料以及第二介电层1520的材料不同。举例来说，第二介电单元1526的材料可为陶瓷或云母，其中第二介电单元1526的材料与第一介电质的材料不同。在一切其他的实施例中，解耦合电容cd不包括第二介电单元1525。第三导电单元1525与第四导电单元1527相距第二距离，第一介电层1510的第一介电质可填充于第三导电单元1525以及第四导电单元1527之间的空间里。换句话说，第二介电单元1526的材料可与第一介电层1510的材料相同。

根据本发明的一些实施例，自举电容cb的第一距离与解耦合电容cd的第二距离相同或不同。

如图15所示，在一些实施例中，第一导电单元1522以及第一介电单元1523位于第一介电层1510之中，第二导电单元1524位于第二介电层1520之中。第二导电单元1524以及导线层1521经由第二介电层1520所固定，第二导电单元1524是通过导线层1521而电性耦接至第一电力电路1120。然而，在其他实施例中，根据不同的制造方法，第一导电单元1522、第一介电单元1523以及第二导电单元1524皆可位于第一介电层1510中，且通过第一介电层1510的第一介电质而固定。第二导电单元1524通过导线层1521而电性耦接至第一电力电路1120。详细的制造方法将于下文中详加叙述。

如图15所示，在一些实施例中，第三导电单元1525以及第二介电单元1526皆位于第一介电层1510之中，第四导电单元1527位于第二介电层1520之中。第四导电单元1527以及导线层1521通过第二介电层1520而固定，第四导电单元1527是通过导线层1521而电性耦接至第一电力电路1120。然而，在其他实施例中，根据不同的制造方法，第三导电单元1525、第二介电单元1526以及第四导电单元1527皆可位于第一介电层1510之中，且通过第一介电层1510的第一介电质而固定。第四导电单元1527是通过导线层1521而电性耦接至第一电力电路1120。详细的制造方法将于下文中详加叙述。

图16a-图16b显示根据本发明的一实施例所述的第一电力电路的上视图以及剖面图。图16a显示第一电力电路1120的上视图。如图16a所示，第一功率晶体管1122的源极端s1、栅极端g1以及漏极端d1是如图所示。第一驱动电路1121位于第一功率晶体管1122的源极端s1以及栅极端g1的下方。

图16b显示第一电力电路1120的剖面图。如图16b所示，第一功率晶体管1122位于第一驱动电路1121以及第一功率晶体管1122的漏极端d1的下方。

参考图14以及图15，图14的第一导体1411可为铜柱。第一导体1411位于第一载体141的上方，且通过第一导电层1401而耦接至自举电容cb的一端(即，底面)，图15的导线层1521电性耦接至自举电容cb的另一端(即，顶面)。换句话说，第一功率晶体管1122的源极端s1(即，第五参考节点nr5)是通过导线层1521以及第一导体1411，而电性耦接至第一导电层1401。

图14的第二导体1412可为铜柱。第二导体1412位于第二载体142的上方，且通过第二导电层1402而电性耦接至解耦合电容cd的一端(即，底面)。图15的导线层1521电性耦接至解耦合电容cd的另一端(即，顶面)。换句话说，第二功率晶体管1132的源极端s2(即，第六参考节点nr6)是通过导线层1521以及第二导体1412，而电性耦接至第二导电层1402。

图17a-图17f显示根据本发明的一实施例所述的图14的封装结构1400以及图15的封装结构1500的制造流程图。如图17a所示，第一导电单元1522、第三导电单元1525、第一子隔离器1111、第二子隔离器1112、第一电力电路1120、第二电力电路1130、第一导体1411以及第二导体1412位于基板14之上。

在一些实施例中，自举电容cb的第一导电单元1522形成于第一载体141之上，并且第一导电层1401位于第一导电单元1522以及第一载体141之间。第一电力电路1120以及第二电力电路1130位于第一载体141之上。解耦合电容cd形成于第二载体142之上，且第二导电层1402位于解耦合电容cd以及第二载体142之间。第一子隔离器1111以及第二子隔离器1112位于第三载体143之上，且第三导电层1403位于第一子隔离器1111以及第二子隔离器1112与第三载体143之间。

如图17a所示，第一介电单元1523以及第二介电单元1526分别形成于第一导电单元1522以及第三导电单元1525之上。

如图17b所示，第一导电单元1522、第一介电单元1523、第三导电单元1525、第二介电单元1526、第一子隔离器1111、第二子隔离器1112、第一电力电路1120以及第二电力电路1130是通过第一介电质而固定在一起，并形成第一介电层1510。在一些实施例中，第一介电质的材料可为环氧树脂(epoxy)或是bt树脂(bismaleimidetriazineresin)。

如图17c至图17e所示，位于第一介电层1510的上方的第一固定层1520a是通过封胶工艺而形成。接着，多个第一金属单元1521a是通过激光钻孔以及金属电镀工艺而形成。在一些实施例中，如图17c以及图17d所示，当利用封胶工艺形成第一固定层1520a之后，蚀刻第一固定层1520a以产生对应至第一第一介电单元1522、第一导体1411、第二导体1412与第一子隔离器1111、第二子隔离器1112、第一电力电路1120以及第二电力电路1130的所有端点的多个孔洞h。接着，如图17e所示，通过激光钻孔以及金属电镀工艺处理的第一固定层1520a，在第一介电层1510上形成了个第一金属单元1521a。在一些实施例中，第一金属单元1521a的一者变成第二导电单元1524，第一金属单元1521a的一者变成第四导电单元1527。第一介电层1510上的第一固定层1520a用以固定第二导电单元1524、第四导电单元1527以及第一金属单元1521a。

参考图17f，在第一固定层1520a行程后，第二固定层1520b以及多个第二金属单元1521b形成于第一固定层1520a之上。第一金属单元1521a以及第二金属单元1521b形成导线层1521，使得第一子隔离器1111、第二子隔离器1112、第一电力单电路1120、第二电力电路1130、自举电容cb以及解耦合电容cd之间如图13所示的方式电性耦接。

在此提供的制造方法，可直接将封装在同一个封装结构的自举电容cb以及解耦合电容cd放置于基板14之上。也就是，第一导电单元1522、第一介电单元1523以及第二导电单元1524先形成为自举电容cb，第三导电单元1525、第二介电单元1526以及第四导电单元1527先形成为解耦合电容cd。接着，自举电容cb以及解耦合电容cd放置于基板14之上。

根据本发明的其他实施例，第一导电单元1522、第一介电单元1523、第三导电单元1525以及第二介电单元1526先封装在一起，再放置于基板14上。接着，在形成第一介电层1510且掩盖至第一导电单元1522、第一介电单元1523、第三导电单元1525以及第二介电单元1526之后，第二导电单元1524以及第四导电单元1527形成于第一介电层1510之上。

如图17a至图17f所示的实施例中，第二导电单元1524形成于第一介电单元1523之上且位于第二介电层1520之上，第四导电单元1527形成于第二介电单元1526之上且位于第二介电层1520之上。在其他制造方法的一些实施例中，在分别形成第一介电单元1523以及第二介电单元1526于第一导电单元1522以及第三导电单元1525之上后，将第二导电单元1522形成于第一介电单元1523之上，且将第四导电单元1527形成于第二介电单元1526之上。

接着，利用第一介电质，固定第一导电单元1522、第一介电单元1523、第二导电单元1524、第三导电单元1525、第二介电单元1526以及第四导电单元1527。也就是，第一导电单元1522、第一介电单元1523、第二导电单元1524、第三导电单元1525、第二介电单元1526以及第四导电单元1527皆位于第一介电层1510之中。

在一些实施例中，在第一导电单元1522以及第三导电单元1526形成于基板14之上后，第一介电质固定第一导电单元1522、第三导电单元1526、第一子隔离器1111、第二子隔离器1112、第一电力电路1120以及第二电力电路1130。在本实施例中，第一介电质作为第一介电单元1523及/或第二介电单元1526的材料。

在成第一介电层1510之后，第二导电单元1524位于第一介电层1510之上，第四导电单元1527位于第一介电层1510之上。第一导电单元1522与第二导电单元1524相距第一距离，第三导电单元1525与第四导电单元1527相距第二距离，其中第一距离与第二距离相同或不同。

因此，第一导电单元1522、第二导电单元1524以及在第一导电单元1522与第二导电单元1524之间的第一介电质形成了自举电容cb，第三导电单元1525、第四导电单元1527以及在第三导电单元1525以及第四导电单元1527之间的第一介电质形成了解耦合电容cd。

根据本发明的一些实施例，在利用激光钻孔以及金属电镀工艺形成金属单元1521a后，第二介电层1520再次形成，并且再次形成多个孔洞。接着，通过激光钻孔以及金属电镀工艺而形成金属单元1522b。因此，第一子隔离器1111、第二子隔离器1112、第一电力电路1120、第二电力电路1130、自举电容cb以及解耦合电容cd因而电性耦接在一起。

以上所述为实施例的概述特征。所属技术领域中技术人员应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或实现此处介绍的实施例的相同优点。所属技术领域中技术人员也应了解相同的配置不应背离本发明的构思与范围，在不背离本发明的构思与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所公开的实施例构思和范围一致。