一种基于SY8120B1引脚定义和封装尺寸系列芯片的PCB模块的制作方法

本申请涉及dcdc芯片的pcb布局技术领域，尤其涉及一种基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块。

背景技术：

近年来全球各地都开始关注节能减排，提高能源利用效率，在电子产品的供电方案中，dcdc芯片以其突出的高效率特点迅速普及开来，尤其是降压型(buck)dcdc芯片的应用非常广泛，在机顶盒、电视机和网通等产品中大量使用了多种sy8120b1引脚定义和封装尺寸系列的降压型dcdc芯片。

尽管buck型dcdc已经非常普及了，但在dcdc的使用过程中还是会经常遇到各种各样的问题，比如纹波过大，引起emc的辐射发射超标问题。对于该问题，目前的解决方案是参考原厂规格书中给出的原始设计，或者由各厂商自行设计完成之后发给原厂检查，核查没有问题之后再实际调试验证。而dcdc生产厂商的建议设计只能保证dcdc自身的正常工作，至于其工作过程中产生的对其他电路的干扰等指标没有考虑，对于dcdc电路pcb布局(layout)，将一些信号如使能端控制信号通过过孔从pcb的底层连接起来，破坏了pcb底层地平面的完整性，如图1和图2所示，图1为silergy原厂的参考设计的顶层布局(layout)图，图2为底层布局(layout)图，从图2中可以看出，底层布局(layout)有两根走线，这两根走线将底层的地平面分割，破坏了pcb底层地平面的完整性，且利用该种方式进行布局(layout)设计的pcb电路，emc电磁辐射发射较强，影响产品的整体性能。

技术实现要素：

本申请提供了一种基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块，用于解决现有的sy8120b1引脚定义和封装尺寸系列芯片的pcb布局(layout)破坏了pcb底层地平面的完整性，且emc电磁辐射发射较强，影响产品的整体性能的技术问题。

本申请提供了一种基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块，包括：dcdc芯片、所述dcdc芯片的输入回路电路、所述dcdc芯片的反馈电路和dcdc输出滤波电路；

所述dcdc芯片、所述输入回路电路和所述反馈电路均布置在pcb板的顶层；

所述输入回路电路的第一输入电容和第二输入电容从外往里依次设置在所述dcdc芯片的引脚3和引脚4所在芯片边的相邻焊盘上，所述第一输入电容的容值大于所述第二输入电容的容值；

所述输入回路电路的输入电源与地线走线在所述顶层上相邻设置。

可选地，所述dcdc芯片的引脚3和引脚4的焊盘尺寸较所述dcdc芯片的引脚1、引脚2、引脚5和引脚6内缩预置尺寸。

可选地，所述预置尺寸为0.15～0.25mm。

可选地，所述预置尺寸为0.2mm。

可选地，所述反馈电路的接地点与所述dcdc芯片的gnd引脚相邻设置，且避开所述输入回路电路的地走线。

可选地，所述dcdc输出滤波电路包括第一输出电容、第二输出电容和第三输出电容；

所述第一输出电容的容值大于所述第二输出电容的容值；

所述第二输出电容的容值大于所述第三输出电容的容值；

所述第三输出电容的焊盘与所述反馈电路的功率电感的焊盘相邻设置。

从以上技术方案可以看出，本申请具有以下优点：

本申请提供的一种基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块，包括：dcdc芯片、dcdc芯片的输入回路电路、dcdc芯片的反馈电路和dcdc输出滤波电路；dcdc芯片、输入回路电路和反馈电路均布置在pcb板的顶层；输入回路电路的第一输入电容和第二输入电容从外往里依次设置在dcdc芯片的引脚3和引脚4所在芯片边的相邻焊盘上，第一输入电容的容值大于第二输入电容的容值；输入回路电路的输入电源与地线走线在顶层上相邻设置。本申请提供的基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块，将输入回路电路的第一输入电容和第二输入电容从外往里依次设置在dcdc芯片的引脚3和引脚4所在芯片边的相邻焊盘上，容值更小的第二输入电容更靠近dcdc芯片放置，第二输入电容主要用来滤除输入端的高频干扰信号，要降低高频的信号辐射，就要尽可能地降低输入回路面积，因此，将第二输入电容紧紧靠近dcdc芯片放置才能保证输入回路面积最小，同时将输入回路电路的输入电源与地线走线在顶层上相邻设置，有利于加强电源和地回路之间的感性耦合，输入电源与地线走线的电流方向相反，两者产生的磁场方向相反而相互抵消，因此这种紧耦合设计可以最大限度地降低dcdc芯片对外的emc电磁辐射干扰，且本申请提供的基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块不需要通过过孔从pcb的底层实现信号的连接，保留了pcb底层地平面的完整性，解决了现有的sy8120b1引脚定义和封装尺寸系列芯片的pcb布局(layout)破坏了pcb底层地平面的完整性，且emc电磁辐射发射较强，影响产品的整体性能的技术问题。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中silergy原厂的参考设计的顶层布局(layout)图；

图2为现有技术中silergy原厂的参考设计的底层布局(layout)图；

图3为本申请实施例采用的sy8120b1芯片的dcdc电路原理图；

图4为本申请实施例中提供的基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块的顶层布局(layout)设计图；

图5为本申请实施例中提供的基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块的底层布局(layout)设计图。

具体实施方式

本申请实施例公开了一种基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块，用于解决现有的sy8120b1引脚定义和封装尺寸系列芯片的pcb布局(layout)破坏了pcb底层地平面的完整性，且emc电磁辐射发射较强，影响产品的整体性能的技术问题。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

请参阅图3至图5，本申请提供了一种基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块的一个实施例，包括：dcdc芯片、dcdc芯片的输入回路电路、dcdc芯片的反馈电路和dcdc输出滤波电路；

dcdc芯片、输入回路电路和反馈电路均布置在pcb板的顶层；

输入回路电路的第一输入电容和第二输入电容从外往里依次设置在dcdc芯片的引脚3和引脚4所在芯片边的相邻焊盘上，第一输入电容的容值大于第二输入电容的容值；

输入回路电路的输入电源与地线走线在顶层上相邻设置。

需要说明的是，图3为本申请实施例采用的sy8120b1芯片的dcdc电路原理图，图4为本申请实施例中提供的基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块的顶层布局(layout)设计图，图5为本申请实施例中提供的基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块的底层布局(layout)设计图。降压型dcdc最关键的路径就是从输入电容到dcdc芯片输入管脚再从芯片地回流到输入电容地的这一段回路，因为这段回路在过程中电流不连续，存在电流的瞬时突变，当dcdc自身的开关时间很短的时间，这个突变的时间就非常短，从信号波形来看就是边沿很陡峭，对应在频域就是包含了更高的频率分量，这是dcdc产生emc问题的根源，emc干扰信号可以通过测量dcdc输入端的纹波电压来判断，纹波电压越大，其对外的干扰就越强。为了降低降压型dcdc工作中产生的开关干扰，除了选择合适频段的电容之外，在pcb布局(layout)中就需要尽可能的减少这一开关回路的面积，本申请实施例中将输入回路的第一输入电容cp15和第二输入电容cp16放置在sy8120b1的引脚3和引脚4的附近，如图4所示，且小电容值的cp16一定要更靠近sy8120b1放置，因为cp16主要是用来滤除输入端的高频干扰信号，要降低更高频率的信号辐射，就要尽可能地降低输入回路的面积，因此，将cp16紧紧靠近sy8120b1放置，能够保证这个输入回路的面积最小，同时将输入端的电源和地走线设置为紧密相邻的方式，有利于加强电源和地回路之间的感性耦合，因为这两根走线的电流方向相反，两者产生的磁场方向相反而相互抵消，因此这种紧耦合的设计可以最大限度地降低sy8120b1对外的emc电磁辐射干扰。且本申请提供的基于sy8120b1引脚定义和封装尺寸系列芯片的pcb模块不需要通过过孔从pcb的底层实现信号的连接，保留了pcb底层地平面的完整性。

此外，还可以在走线回路上进行优化，考虑最短的走线回路。在传统的设计中，sy8120b1中间部分对应的pcb区域都是用来接地的，没有其他的信号线，因为sy8120b1采用的都是标准的sot23-6封装，这种封装的相邻两个引脚焊盘之间的宽度大约为1.3mm，考虑到pcb厂商的线宽和线距加工限制，不同pcb走线之间至少要保留0.12mm的安全间距，这样一来，如果从sy8120b1本体下方走输入的电源和地线，线宽只有大约0.35mm，这对于最大2a负载电流输出的sy8120b1来说，是比较细的，因此，本申请实施例中将sy8120b1的pcb封装进行针对性的优化，将sy8120b1的引脚3和引脚4的焊盘相对于引脚1、引脚2、引脚5和引脚6的焊盘尺寸内缩预置尺寸，如图4所示。引脚3和引脚4的焊盘的内缩尺寸可以设置为0.2±0.05mm，最优选的方案是0.2mm，这样一来，输入的电源和地走线可以加宽到大约0.55mm，由于走线非常短，可以确保其流过不超过2a的电流时不会产生任何问题。可以理解的是，为了避免sy8120b1在smt贴焊时出现虚焊等工艺问题，引脚3和引脚4的焊盘不能太小，本申请实施例中将引脚3和引脚4的焊盘的内缩尺寸设置为0.2±0.05mm的范围，能够避免smt贴焊出现虚焊的问题。

本申请实施例中，还可以对反馈电路的布局(layout)进行优化，从图3的原理图中可以看出，反馈电路主要由rp9、rp11和cp21组成，理论上来说，dcdc反馈电路要放置在靠近芯片的反馈脚，本申请实施例在满足这一要求的前提下，特意针对反馈电路的接地点进行了优化，具体就是反馈电路的接地点一定要靠近dcdc的地引脚，同时要避开输入回路的地，因为输入回路的地有较大的干扰信号，这样的设计可以进一步降低反馈电路的地噪声，改善反馈电路的响应，提升瞬态响应能力，降低输出端纹波电压。

另外，针对图3的原理图，本申请实施例中还可以对原理图中的其余关键电路如dcdc输出滤波电路进行布局(layout)优化，dcdc输出滤波电路包括第一输出电容cp18、第二输出电容cp19和第三输出电容cp20，第一输出电容的容值大于第二输出电容的容值；第二输出电容的容值大于第三输出电容的容值；第三输出电容的焊盘与反馈电路的功率电感的焊盘相邻设置。如图4所示，cp18、cp19和cp20都靠近sy8120b1设置，小容量的滤波电容cp20更靠近功率电感lp3放置，可以进一步缩小高频信号的回路面积。

需要说明的是，本申请中的sy8120b1以扩展为一系列引脚定义和封装尺寸都一致的芯片，比如目前市面上与sy8120b1完全pin对pin兼容的ic有很多，sti3470，sy8113，rt7294，rt7295，ry3820e，eta8120等。

与传统的sy8120b1的布局(layout)相比，本申请的优化方案进一步降低了sy8120b1输入端的纹波，通过实际对比测试发现，纹波能够降低20％以上；所有走线都在顶层实现，保留了底层的完整的地参考平面，这两个因素都可以降低dcdc的emc电磁辐射干扰的能力，提升了产品的竞争力。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。