双模式开关频率控制电路的制作方法

1.本实用新型是关于集成电路技术领域，特别是关于一种双模式开关频率控制电路。


背景技术：

2.开关电源被广泛的应用在集成电路领域，开关电源是一种高频化电能转换装置，通过将一个位准的电压，透过不同形式的架构转换为用户端所需求的电压或电流。开关电源工作频率高且需要在不同的频率之间进行切换，现有开关电源中的开关频率控制电路结构复杂，导致整个芯片的面积和成本均大大的提升。
3.公开于该背景技术部分的信息仅仅旨在增加对本实用新型的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。


技术实现要素：

4.本实用新型的目的在于提供一种双模式开关频率控制电路，其结构简单，面积小，成本低。
5.为实现上述目的，本实用新型的实施例提供了一种双模式开关频率控制电路，包括：鉴相器、环路滤波器以及振荡器。
6.振荡器能够工作于rt模式和/或pll模式下，所述振荡器包括模式转换电路、电流镜像电路、斜坡电压产生电路、比较器、逻辑电路和缓冲器buffer；其中，所述模式转换电路用于在rt模式和/或pll模式下，根据对应的控制电压并通过所述电流镜像电路输出对应的电流；所述斜坡电压产生电路用于根据所述电流镜像电路输出的电流输出对应的斜坡电压v
ramp
；所述比较器用于将斜坡电压v
ramp
和参考电压v
ref_osc
进行比较并通过逻辑电路和缓冲器buffer输出时钟信号clock。
7.鉴相器在pll模式下，用于将时钟信号clock和外部时钟信号clk_sync进行比较，产生对应于时钟信号clock和外部时钟信号clk_sync相位差的误差电压。
8.环路滤波器在pll模式下，用于消除所述误差电压中的高频信号和噪声信号并输出控制所述振荡器的控制电压vcont_pre，在所述控制电压vcont_pre的控制下，所述振荡器输出的时钟信号clock能够同步到外部时钟信号clk_sync。
9.在本实用新型的一个或多个实施方式中，所述振荡器还包括频率维持电路，在rt模式下，所述频率维持电路用于维持所述控制电压vcont_pre所对应的频率。
10.在本实用新型的一个或多个实施方式中，所述频率维持电路包括pmos管p4、nmos管n5、电阻r3和开关s7，所述pmos管p4的源极连接电源vdd，所述pmos管p4的栅极连接电流镜像电路，所述pmos管p4的漏极连接鉴相器的输出端、环路滤波器以及振荡器的输入端，所述nmos管n5的漏极和栅极短接且通过开关s7与pmos管p4的漏极连接，所述nmos管n5的源极通过电阻r3接地，在rt模式下，所述开关s7处于闭合状态。
11.在本实用新型的一个或多个实施方式中，所述模式转换电路包括电阻r2、nmos管n3、偏置电流源ibias1、运放、开关s3、开关s4、开关s5、开关s6、电阻r
set
、电阻r
pll
和nmos管n4；
12.其中，所述运放的正极输入端通过开关s3连接参考电压v
ref
，所述电阻r2一端连接电源vdd、另一端连接nmos管n3的漏极，所述nmos管n3的栅极连接控制电压vcont_pre、源极通过偏置电流源ibias1接地，所述nmos管n3的源极同时通过开关s4与运放的正极输入端连接，所述运放的负极输入端通过开关s5与电阻r
set
连接，所述电阻r
set
的另一端接地，所述运放的负极输入端通过开关s6与电阻r
pll
连接，所述电阻r
pll
的另一端接地，所述nmos管n4的漏极与电流镜像电路连接，所述nmos管n4的栅极与运放的输出端连接，所述nmos管n4的源极与运放的负极输入端连接；在rt模式下，所述开关s3和开关s5处于闭合状态，在pll模式下，所述开关s4和开关s6处于闭合状态，所述nmos管n3的源极输出控制电压vcont至运放的正极输入端。
13.在本实用新型的一个或多个实施方式中，所述电流镜像电路包括pmos管p3和pmos管p5，所述pmos管p3的源极连接电源vdd，所述pmos管p3的漏极和栅极短接且连接pmos管p5的栅极以及频率维持电路和模式转换电路，所述pmos管p5的源极连接电源vdd，所述pmos管p5的漏极连接斜坡电压产生电路和比较器的正极输入端。
14.在本实用新型的一个或多个实施方式中，所述斜坡电压产生电路包括nmos管n6和电容cosc，所述电容cosc一端与nmos管n6的漏极以及比较器的正极输入端连接、另一端与nmos管n6的源极连接且同时接地，所述nmos管n6的栅极连接逻辑电路的输出端。
15.在本实用新型的一个或多个实施方式中，在rt模式下，所述时钟信号clock的频率f1的表达式为：
16.f1＝k*[v
ref
/(r
set
*c
osc
*v
ref_osc
)]，其中，k为pmos管p5和pmos管p3的个数比。
[0017]
在本实用新型的一个或多个实施方式中，在pll模式下，所述时钟信号clock的频率f2的表达式为：
[0018]
f2＝k*[v
cont
/(r
pll
*c
osc
*v
ref_osc
)]＝f
clk_sync
，其中，k为pmos管p5和pmos管p3的个数比，f
clk_sync
为外部时钟信号clk_sync的频率。
[0019]
在本实用新型的一个或多个实施方式中，所述开关频率控制电路还包括模式判定电路，所述模式判定电路具有用于对所述振荡器工作于rt模式和/或pll模式进行判定的rt/sync端，所述模式判定电路控制能够输出外部时钟信号clk_sync、将所述振荡器切换至rt模式的控制信号rt_mode以及将所述振荡器切换至pll模式的控制信号pll_mode。
[0020]
在本实用新型的一个或多个实施方式中，所述双模式开关频率控制电路还包括使能电路，用于为所述双模式开关频率控制电路提供使能信号en。
[0021]
与现有技术相比，本实用新型实施方式的双模式开关频率控制电路，能够实现rt模式和pll模式之间相互切换；本实用新型实施方式的双模式开关频率控制电路的锁相环建立速度快，能够缩短两种模式之间切换时振荡器输出的时钟信号clock的频率同步到外部时钟信号clk_sync的频率时所需要的建立时间；该电路结构简单，在实现开关电源中双模式开关频率控制的同时，极大地降低了芯片面积和成本。
附图说明
[0022]
图1是根据本实用新型一实施方式的双模式开关频率控制电路的电路原理图；
[0023]
图2是根据本实用新型一实施方式的鉴相器的电路原理图；
[0024]
图3是根据本实用新型一实施方式的环路滤波器的电路原理图；
[0025]
图4是根据本实用新型一实施方式的振荡器的电路原理图；
[0026]
图5是根据本实用新型一实施方式的双模式开关频率控制电路的电路时序图。
具体实施方式
[0027]
下面结合附图，对本实用新型的具体实施方式进行详细描述，但应当理解本实用新型的保护范围并不受具体实施方式的限制。
[0028]
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
[0029]
实施例1
[0030]
如图1所示，一种双模式开关频率控制电路，包括：使能电路10、模式判定电路20、鉴相器30、环路滤波器40和振荡器50。
[0031]
使能电路10根据输入信号en_ck输出使能信号en，使能信号en是整个开关频率控制电路的使能信号。输入信号en_ck和使能信号en相等，两者为“1”时，整个开关频率控制电路正常工作；使能信号en为“0”时，整个开关频率控制电路不工作，因此以下分析均以使能信号en为“1”为前提。
[0032]
模式判定电路20具有用于对振荡器50工作于rt模式和/或pll模式进行判定的rt/sync端，模式判定电路20控制能够输出外部时钟信号clk_sync、将振荡器50切换至rt模式的控制信号rt_mode以及将振荡器50切换至pll模式的控制信号pll_mode。模式判定电路20同时也受到使能信号en的控制。
[0033]
本实施例中，rt/sync端可以接电阻r
set
，也可以接外部时钟信号clk_sync。模式判定电路20会根据rt/sync端的情况进行阈值的判定，如果是接有电阻r
set
，那么通过运放功能会使得rt/sync端等于参考电压v
ref
，参考电压v
ref
小于阈值，因此模式判定电路20判定为rt模式。而如果rt/sync端是外部时钟信号clk_sync，那么外部时钟信号clk_sync(比如说是0v～3v/5v的脉冲信号)是大于阈值的，因此模式判定电路20会判定进入pll模式。结合图1，当rt/sync端与地之间仅接有电阻r
set
，电阻r
set
为外置电阻，那么模式判定电路20输出控制信号rt_mode为“1”、控制信号pll_mode为“0”，此时，振荡器50工作在rt模式下，且振荡器50的工作频率由电阻r
set
的值决定；当外部时钟信号clk_sync直接连接到rt/sync端，那么模式判定电路输出控制信号pll_mode为“1”、控制信号rt_mode为“0”，此时，振荡器工作在pll模式下，且振荡器50的工作频率通过锁相环同步到外部时钟信号clk_sync的频率；如果二者同时存在，那么通过自动检测，pll模式会覆盖rt模式，模式判定电路20输出控制信号pll_mode为“1”、控制信号rt_mode为“0”，振荡器50工作在pll模式下。
[0034]
鉴相器30是相位比较模块，鉴相器30能够将时钟信号clock和外部时钟信号clk_sync进行比较，产生对应于时钟信号clock和外部时钟信号clk_sync相位差的误差电压。
[0035]
本实施例中，鉴相器30包括d触发器d1、d触发器d2、与门and1、反相器inv1、pmos管
p1、pmos管p2、nmos管n1、nmos管n2和单位增益放大器a1。
[0036]
具体的，d触发器d1的输入ck端与模式判定电路20连接从而接收外部时钟信号clk_sync，d触发器d1的输入d端连接电源vdd。d触发器d2的输入ck端与振荡器50的输出端连接从而接收振荡器50输出的时钟信号clock，d触发器d2的输入d端连接电源vdd。d触发器d1的输出q端与与门and1的输入端a1连接，d触发器d2的输出q端与与门and1的输入端a2连接。与门and1的输出端连接反相器inv1的输入端，反相器inv1的输出端同时与d触发器d1和d触发器d2的复位端r连接。d触发器d1的输出qn端与pmos管p2的栅极连接，d触发器d2的输出q端与nmos管n1的栅极连接。pmos管p2的源极与pmos管p1的漏极连接，pmos管p1的源极连接电源vdd，pmos管p1的栅极连接偏置电压vb1。nmos管n1的源极连接nmos管n2的漏极，nmos管n2的源极接地，nmos管n2的栅极连接偏置电压vb2。pmos管p2的源极与开关s1的一端连接，nmos管n2的漏极与开关s2的一端连接，开关s1的另一端与开关s2的另一端连接且连接单位增益放大器a1的输出端。nmos管n1的漏极与pmos管p2的漏极相连且连接单位增益放大器a1的输入端以及环路滤波器40，从而向环路滤波器40输出对应于时钟信号clock和外部时钟信号clk_sync相位差的误差电压。
[0037]
环路滤波器40用于消除误差电压中的高频信号和噪声信号并输出控制振荡器50的控制电压vcont_pre，通过消除误差电压中的高频信号和噪声信号以满足在pll模式下的环路所要求的性能，增加系统的稳定性。
[0038]
本实施例中，环路滤波器40包括电阻r1、电容c1和电容c2。具体的，电容c1和电容c2一端均接地，电容c1的另一端与电阻r1一端连接，电阻r1的另一端与电容c2的另一端相连且连接鉴相器30的输出端以接收误差电压，同时还连接振荡器50的输入端以向振荡器50输出控制电压vcont_pre。
[0039]
振荡器50能够工作于rt模式和/或pll模式下，rt模式和pll模式能够相互切换，在rt模式或pll模式下能够产生开关电源的开关频率。
[0040]
本实施例中，振荡器50包括模式转换电路51、电流镜像电路52、斜坡电压产生电路53、频率维持电路54、比较器、逻辑电路以及缓冲器buffer。
[0041]
其中，模式转换电路51用于在rt模式和/或pll模式下，根据对应的控制电压并通过电流镜像电路52输出对应的电流。
[0042]
模式转换电路51包括电阻r2、nmos管n3、偏置电流源ibias1、运放、开关s3、开关s4、开关s5、开关s6、电阻r
set
、电阻r
pll
、nmos管n4。
[0043]
具体的，运放的正极输入端通过开关s3连接参考电压v
ref
。电阻r2一端连接电源vdd、另一端连接nmos管n3的漏极，nmos管n3的栅极连接控制电压vcont_pre，nmos管n3的源极通过偏置电流源ibias1接地。nmos管n3的源极同时通过开关s4与运放的正极输入端连接。运放的负极输入端通过开关s5与电阻r
set
连接，电阻r
set
的另一端接地。运放的负极输入端通过开关s6与电阻r
pll
连接，电阻r
pll
的另一端接地。nmos管n4的漏极与电流镜像电路52连接，nmos管n4的栅极与运放的输出端连接，nmos管n4的源极与运放的负极输入端连接。
[0044]
在rt模式下，开关s3和开关s5处于闭合状态。开关s3和开关s5均受到控制信号rt_mode的控制，控制信号rt_mode为“1”，控制信号pll_mode为“0”时，开关s3和开关s5均闭合，从而使得模式转换电路51进入到rt模式。
[0045]
在pll模式下，开关s4和开关s6处于闭合状态。开关s4和开关s6均受到控制信号
pll_mode的控制，控制信号pll_mode为“1”，控制信号rt_mode为“0”时，开关s4和开关s6均闭合，从而使得模式转换电路51进入到pll模式。此时，nmos管n3的源极输出控制电压vcont至运放的正极输入端。
[0046]
另外，电流镜像电路52包括pmos管p3和pmos管p5。pmos管p3的源极连接电源vdd，pmos管p3的漏极和栅极短接且连接pmos管p5的栅极以及频率维持电路54和模式转换电路51，具体的，pmos管p3的漏极和栅极短接后连接nmos管n4的漏极。pmos管p5的源极连接电源vdd，pmos管p5的漏极连接斜坡电压产生电路53和比较器的正极输入端。
[0047]
在rt模式下，频率维持电路54用于维持控制电压vcont_pre所对应的频率。
[0048]
本实施例中，频率维持电路54包括pmos管p4、nmos管n5、电阻r3和开关s7。pmos管p4的源极连接电源vdd，pmos管p4的栅极连接电流镜像电路52，具体的，pmos管p4的栅极连接pmos管p3的漏极和栅极短接端。pmos管p4的漏极连接鉴相器30的输出端、环路滤波器40以及振荡器50的输入端，具体的，pmos管p4的漏极连接pmos管p2的漏极、nmos管n1的漏极、nmos管n3的栅极以及电阻r1和电容c2。nmos管n5的漏极和栅极短接且通过开关s7与pmos管p4的漏极连接，nmos管n5的源极通过电阻r3接地。
[0049]
在rt模式下，开关s7处于闭合状态。开关s7受到控制信号rt_mode的控制，控制信号rt_mode为“1”时，开关s7闭合，从而使得频率维持电路54进入到rt模式。此时，振荡器50的输入端的控制电压vcont_pre与pmos管p4的漏极处的电压保持一致。最终，nmos管n3的源极处输出的控制电压vcont维持于对应的频率处。从而使得振荡器50从rt模式切换到pll模式时，控制电压vcont不需要从“0”逐渐升高，加快了锁相环的建立，缩短了振荡器50在两种模式之间切换时，振荡器50输出的时钟信号clock的频率同步到外部时钟信号clk_sync的频率时所需要的建立时间。
[0050]
斜坡电压产生电路53用于根据电流镜像电路52输出的电流输出对应的斜坡电压v
ramp
。
[0051]
本实施例中，斜坡电压产生电路53包括nmos管n6和电容cosc。电容cosc一端与nmos管n6的漏极以及比较器的正极输入端连接、另一端与nmos管n6的源极连接且同时接地，nmos管n6的栅极连接逻辑电路的输出端。
[0052]
比较器用于将斜坡电压v
ramp
和参考电压v
ref_osc
进行比较并通过逻辑电路和缓冲器buffer输出时钟信号clock。
[0053]
当振荡器50工作在rt模式时，控制信号rt_mode为“1”，运放的正极输入端连接参考电压v
ref
。由运放特性可知，运放的正极输入端的电压等于负极输入端的电压，因此，加在电阻r
set
两端的电压等于参考电压v
ref
。由此可以得到流过电阻r
set
的电流等于v
ref
/r
set
，该电流等于流过nmos管n4的电流，同时等于流过pmos管p3的电流，该电流经过电流镜像电路52的镜像使得流过pmos管p5的电流等于k*(v
ref
/r
set
)，其中，比例系数k为pmos管p5和pmos管p3的个数比。流过pmos管p5的电流对电容c
osc
进行充电得到线性增加的斜坡电压，并且逻辑电路产生的复位信号rst在每个周期将电容c
osc
两端的电压泄放掉，由此得到斜坡电压v
ramp
。v
ramp
电压与参考电压v
ref_osc
进行比较得到的信号经过逻辑电路和缓冲器buffer输出时钟信号clock。该时钟信号clock的频率f1的表达式为f1＝k*[v
ref
/(r
set
*c
osc
*v
ref_osc
)]，其中，k为pmos管p5和pmos管p3的个数比。
[0054]
当振荡器50工作在pll模式时，控制信号pll_mode为“1”，运放的正极输入端连接
nmos管n3的源极，从而接收控制电压vcont。由运放特性可知，运放的正极输入端电压等于负极输入端电压，因此加在电阻r
pll
两端的电压等于控制电压vcont。类似地，此时振荡器50输出的时钟信号clock的频率f2的可表达为f2＝k*[v
cont
/(r
pll
*c
osc
*v
ref_osc
)]＝f
clk_sync
，其中，k为pmos管p5和pmos管p3的个数比，f
clk_sync
为外部时钟信号clk_sync的频率。该时钟信号clock反馈回鉴相器30中的d触发器d2的输入ck端。此时，由鉴相器30、环路滤波器40和振荡器50组成的锁相环电路会将时钟信号clock的频率f2逐渐同步到外部时钟信号clk_sync的频率f
clk_sync
，所以有时钟信号clock的频率f2等于外部时钟信号clk_sync的频率f
clk_sync
。由上述表达式可以看到，外部时钟信号clk_sync的频率f
clk_sync
不同时，通过环路调节会得到对应的控制电压vcont。
[0055]
如图2所示，该图表征开关频率控制电路由rt模式切换到pll模式的情况，输入信号en_ck和使能信号en均为“1”。
[0056]
可以看到，当振荡器50工作在rt模式时，控制信号rt_mode为“1”、控制信号pll_mode为“0”，此时系统以电阻r
set
值所设定的频率工作，而且控制电压vcont建立并保持在对应的频率处。
[0057]
当振荡器50工作在pll模式时，控制信号rt_mode信号为“0”、控制信号pll_mode信号为“1”，此时振荡器50输出的时钟信号clock的频率通过锁相环同步到外部时钟信号clk_sync的频率，并得到对应的控制电压vcont。由于在rt模式时，控制电压vcont已经建立并保持在了相近/相等频率处，因此开关频率控制电路在由rt模式切换到pll模式时，控制电压vcont不需要从“0”逐渐升高(如图2中虚线部分所示)，振荡器50输出的时钟信号clock的频率会立马同步到外部时钟信号clk_sync的频率，加快了锁相环的建立，缩短了振荡器50在两种模式之间切换时，时钟信号clock的频率同步到外部时钟信号clk_sync时的建立时间。图2中以两种模式下设置的振荡器50输出的时钟信号clock的频率一样为例，控制电压vcont建立并一直保持在了对应频率处。
[0058]
前述对本实用新型的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本实用新型限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本实用新型的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本实用新型的各种不同的示例性实施方案以及各种不同的选择和改变。本实用新型的范围意在由权利要求书及其等同形式所限定。