一种状态切换控制装置的制作方法

1.本发明涉及电源管理技术领域，特别是涉及一种状态切换控制装置。


背景技术：

2.随着电力电子技术的迅速发展，便携式、消费类电子产品不断普及，反激式拓扑由于其结构简单、可靠性高、成本低等优点，在不同功率等级的开关电源中得到广泛应用。
3.图1为通常反激开关电源拓扑中使用并联稳压集成电路tl431和光耦芯片检测输出电压的示意图，次级侧输出电压经过电阻分压，再由光耦芯片反馈回初级侧芯片的管脚fb，芯片根据光耦芯片反馈信号的大小，控制输出drv的占空比，从而达到芯片根据输出电压水平自适应调节转换功率的目的。通常在轻载模式下，为了降低开关损耗，反激芯片会进入burst mode（即突发模式）。
4.如图2所示，该模式下，由于输出负载减小，电压v
fb
随之下降，当电压v
fb
低于设定值v2时，芯片的输出drv停止，随后输出电压下降，反馈电压v
fb
回升到大于v1，芯片重新开始输出drv，输出电压随即上升，电压v
fb
再次降低到设定值v2，再次进入burst mode，从而降低轻载时的功耗。
5.在图1中，可以得到反馈环路的传递函数如式（1）所示：（1）由式（1）计算出相应的零、极点位置，并依据不同补偿方法放置零、极点位置，达到环路良好的反馈控制效果。
6.在图1中反激拓扑的初级侧，光耦芯片反馈端（即管脚fb）通过上拉电阻r
pullup
串联至电源v
cc
形成上拉电路。当负载很轻的时候，芯片进入burst mode，间歇输出drv。如果在芯片处于burst mode时候，当负载突然增大，为了更快速地响应负载变化，可以通过减小r
pullup
电阻的方式来减小电压v
fb
的调整时间，以优化装置响应。但这种做法也存在一定的风险，分析如下：反激变换器一般会使用电阻（如图1所示的r
cs
）采样初级电流值（采样值用v
cs
表示），采样值v
cs
送入芯片内部与管脚fb的分压电压进行比较，用以控制芯片的drv信号占空比；基于上述描述，减小r
pullup
电阻会减小电压v
fb
调整时间，但同时电压v
fb
也会产生一个电压突变，如果该突变过于陡峭，会导致装置环路存在振荡风险，威胁整个装置稳定性。
7.基于此，迫切需要设计一种受控的加速电压v
fb
响应的控制电路，以解决burst mode退出可能造成的设备停机以及装置不稳定的风险。


技术实现要素：

8.本发明的目的是提供一种状态切换控制装置，能够有效杜绝因突发模式退出所造成的设备停机和装置不稳定的风险出现。
9.为实现上述目的，本发明提供了如下方案：一种状态切换控制装置，包括：逻辑切换控制电路、模式退出延时控制电路和延时触发电路；所述逻辑切换控制电路分别与所述模式退出延时控制电路和所述延时触发电路连接；所述模式退出延时控制电路和所述延时触发电路连接；逻辑切换控制电路用于根据电压v
fb
生成触发信号；所述触发信号触发所述模式退出延时控制电路开始工作，并生成计数信号；所述计数信号触发所述延时触发电路进行工作，并生成驱动信号；基于所述驱动信号实现状态切换控制。
10.优选地，所述逻辑切换控制电路包括：比较模块、复位模块、逻辑模块和drv逻辑控制模块；所述比较模块与所述复位模块连接；所述复位模块与所述逻辑模块连接；所述逻辑模块分别与所述模式退出延时控制电路和所述延时触发电路连接；所述复位模块与所述模式退出延时控制电路连接；所述比较模块基于所述电压v
fb
生成响应信号；所述复位模块基于所述响应信号生成所述触发信号；所述比较模块与所述drv逻辑控制模块连接；所述drv逻辑控制模块用于控制是否输出drv。
11.优选地，所述比较模块包括：滞环比较器u3、滞环比较器u2和滞环比较器u1；所述滞环比较器u3的第一输入端、所述滞环比较器u2的第一输入端和所述滞环比较器u1的第一输入端均用于输入电压v
fb
；所述滞环比较器u3的第二输入端、所述滞环比较器u2的第二输入端和所述滞环比较器u1的第二输入端均用于输入电压阈值信号；所述滞环比较器u3的输出端、所述滞环比较器u2的输出端和所述滞环比较器u1的输出端均与所述复位模块连接，且所述滞环比较器u1的输出端与所述drv逻辑控制模块连接。
12.优选地，所述复位模块包括：复位器u4和复位器u12；所述复位器u4的s端与所述滞环比较器u3的输出端连接；所述复位器u4的r端与所述drv逻辑控制模块连接；所述复位器u4的q端与逻辑模块连接；所述复位器u12的s端与所述滞环比较器u2的输出端连接；所述复位器u12的r端与所述滞环比较器u1的输出端连接；所述复位器u12的q端与所述模式退出延时控制电路连接。
13.优选地，所述逻辑模块为或门；所述或门的第一输入端与所述复位器u4的q端连接；所述或门的第二输入端与所述模式退出延时控制电路连接；所述或门的输出端与所述延时触发电路连接。
14.优选地，所述模式退出延时控制电路包括：移位计数模块和计数生成模块；所述移位计数模块分别与所述复位器u12的q端和所述计数生成模块连接；所述计数生成模块与所述或门的第二输入端连接。
15.优选地，所述移位计数模块包括：多个d触发器；多个所述d触发器的rst端均与所述复位器u12的q端连接；第一个d触发器的clk端与所述计数生成模块连接；多个所述d触发器的d端均与其自身的端连接；除第一个d触发器外，其他d触发器的时钟输入信号均为与其相邻的上一d触发器的输出信号；多个所述d触发器的q端均与所述延时触发电路连接；所述d触发器的q端用于生成输出信号。
16.优选地，所述计数生成模块包括：第一与门、反相器和第二与门；所述第一与门的输入端用于输入计数开始信号；所述第一与门的输出端与所述反相器的输入端连接；所述反相器的输出端和所述或门的第二输入端均与所述第二与门的第二输入端连接；所述第二与门的第一输入端用于输入固定时钟信号；所述第二与门的输出端与第一个d触发器的clk端连接。
17.优选地，所述延时触发电路包括：延时触发器和状态控制模块；多个所述d触发器的q端均与所述延时触发器连接；所述延时触发器的与所述状态控制模块连接。
18.优选地，所述状态控制模块包括：依次级联的mos开关k1、mos开关k2、mos开关k3和mos开关k4，依次级联的电阻r1、电阻r2、电阻r3、电阻r4、电阻r5和上拉电阻r
pullup
，以及mos开关k5和光耦芯片；所述mos开关k1、所述mos开关k2、所述mos开关k3、所述mos开关k4均与所述延时触发器连接；所述mos开关k1与所述电阻r1并联；所述mos开关k2与所述电阻r2并联；所述mos开关k3与所述电阻r3并联；所述mos开关k4与所述电阻r4并联；所述mos开关k5分别与所述或门、所述电阻r1、所述光耦芯片和所述上拉电阻r
pullup
连接；所述上拉电阻r
pullup
与电源v
cc
连接根据本发明提供的具体实施例，本发明公开了以下技术效果：本发明提供的状态切换控制装置中，设置有逻辑切换控制电路、模式退出延时控制电路和延时触发电路；其中，通过逻辑切换控制电路根据电压v
fb
生成触发信号，以触发所述模式退出延时控制电路开始工作，并生成计数信号，使得计数信号触发延时触发电路进行工作，并生成驱动信号，实现状态切换控制，进而能够有效避免因突发模式退出所造成的设备停机和装置不稳定的风险。
附图说明
19.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1为现有技术中反激开关电源拓扑中使用并联稳压集成电路tl431和光耦芯片检测输出电压的结构示意图；图2为基于如图1所示的结构进入和退出突发模式时相关点位的波形图；图3为本发明提供的状态切换控制装置的结构原理图；图4为本发明实施例提供的逻辑切换控制电路的结构原理图；图5为本发明实施例提供的模式退出延时控制电路的结构原理图；图6为本发明实施例提供的延时触发电路的结构原理图；图7为本发明实施例提供的电压v
fb
控制逻辑相关点位波形图；图8为本发明实施例提供的模式退出延时控制电路控制逻辑相关点位波形图。
具体实施方式
21.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
22.本发明的目的是提供一种状态切换控制装置，能够有效杜绝因突发模式退出所造成的设备停机和装置不稳定的风险出现。
23.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
24.本发明提供的状态切换控制装置，包括：逻辑切换控制电路、模式退出延时控制电路和延时触发电路。
25.逻辑切换控制电路分别与模式退出延时控制电路和延时触发电路连接。模式退出延时控制电路和延时触发电路连接。
26.逻辑切换控制电路用于根据电压v
fb
生成触发信号。触发信号触发模式退出延时控制电路开始工作，并生成计数信号。计数信号触发延时触发电路进行工作，并生成驱动信号。基于驱动信号实现状态切换控制。
27.其中，上述采用的逻辑切换控制电路包括：比较模块、复位模块、逻辑模块和drv逻辑控制模块。
28.比较模块与复位模块连接。复位模块与逻辑模块连接。逻辑模块分别与模式退出延时控制电路和延时触发电路连接。复位模块与模式退出延时控制电路连接。
29.比较模块基于电压v
fb
生成响应信号。复位模块基于响应信号生成触发信号。
30.比较模块与drv逻辑控制模块连接；drv逻辑控制模块用于控制是否输出drv。
31.基于如图4的逻辑切换控制电路的具体结构原理图，比较模块包括：滞环比较器u3、滞环比较器u2和滞环比较器u1。
32.滞环比较器u3的第一输入端、滞环比较器u2的第一输入端和滞环比较器u1的第一输入端均用于输入电压v
fb
。滞环比较器u3的第二输入端、滞环比较器u2的第二输入端和滞环比较器u1的第二输入端均用于输入电压阈值信号。滞环比较器u3的输出端、滞环比较器u2的输出端和滞环比较器u1的输出端均与复位模块连接，且滞环比较器u1的输出端与drv逻辑控制模块连接。
33.复位模块包括：复位器u4和复位器u12。
34.复位器u4的s端与滞环比较器u3的输出端连接。复位器u4的r端与drv逻辑控制模块连接。复位器u4的q端与逻辑模块连接。复位器u12的s端与滞环比较器u2的输出端连接。复位器u12的r端与滞环比较器u1的输出端连接。复位器u12的q端与模式退出延时控制电路连接。
35.逻辑模块为或门u14。
36.或门u14的第一输入端与复位器u4的q端连接。或门u14的第二输入端与模式退出延时控制电路连接。或门u14的输出端与延时触发电路连接。
37.进一步，上述提供的模式退出延时控制电路包括：移位计数模块和计数生成模块。
38.移位计数模块分别与复位器u12的q端和计数生成模块连接。计数生成模块与或门
u14的第二输入端连接。
39.基于如图5所示的模式退出延时控制电路的具体结构原理图，在本发明中移位计数模块包括：多个d触发器。其中，本发明采用的触发器的个数为5个（d触发器u7、d触发器u8、d触发器u9、d触发器u19、d触发器u11），但是实际应用过程中可以依据实际需要选择触发器的具体个数。
40.多个d触发器的rst端均与复位器u12的q端连接。第一个d触发器（即d触发器u7）的clk端与计数生成模块连接。多个d触发器的d端均与其自身的端连接。除第一个d触发器外，其他d触发器的时钟输入信号均为与其相邻的上一d触发器的输出信号。多个d触发器的q端均与延时触发电路连接。d触发器的q端用于生成输出信号。
41.计数生成模块包括：第一与门u5、反相器和第二与门u6。其中第一与门的输入端口数量与上述d触发器的具体个数相同。
42.第一与门u5的输入端用于输入计数开始信号。第一与门u5的输出端与反相器的输入端连接。反相器的输出端和或门u14的第二输入端均与第二与门u6的第二输入端连接。第二与门u6的第一输入端用于输入固定时钟信号clock。第二与门u6的输出端与第一个d触发器的clk端连接。
43.进一步，延时触发电路包括：延时触发器u13和状态控制模块。
44.多个d触发器的q端均与延时触发器u13连接。延时触发器u13与状态控制模块连接。
45.由如图6所示的延时触发电路的具体结构原理，能够得到，状态控制模块包括：依次级联的mos开关k1、mos开关k2、mos开关k3和mos开关k4，依次级联的电阻r1、电阻r2、电阻r3、电阻r4、电阻r5和上拉电阻r
pullup
，以及mos开关k5和光耦芯片。
46.mos开关k1、mos开关k2、mos开关k3、mos开关k4均与延时触发器u13连接。mos开关k1与电阻r1并联。mos开关k2与电阻r2并联。mos开关k3与电阻r3并联。mos开关k4与电阻r4并联。mos开关k5分别与或门u14、电阻r1、光耦芯片和上拉电阻r
pullup
连接。上拉电阻r
pullup
与电源v
cc
连接。其中，如图6所示，光耦芯片包括管脚fb、电容c
pole
和光耦。
47.下面以如图3所示的状态切换控制装置的具体结构为例，对本发明上述提供的状态切换控制装置的具体工作原理进行说明，在该实施例中d触发器的个数选用5个，在实际应用过程中，可以根据实际需要选择触发器的具体个数。
48.如图5所示，电压v
fb
分别送入三个滞环比较器（滞环比较器u1、滞环比较器u2和滞环比较器u3）的输入端，以根据电压v
fb
对应的滞环比较器u1-u3的阈值范围，进行不同信号的输出。其中，当电压v
fb
在滞环比较器u1的输入范围内，滞环比较器u1输出信号burst in，使复位器u4、复位器u12进行复位，当电压v
fb
在滞环比较器u2输入范围内，滞环比较器u2输出信号burst off，并输入到复位器u12中，使模式退出延时控制电路开始运作，同时延时触发器u13接收到d触发器u7-u11的信号开始运作。当信号在滞环比较器u3输入范围内，滞环比较器u3输出快速响应信号，并输入到复位器u4中，同时复位器u4将信号传递到或门u14中，或门u14将信号all in传输到mos开关k5，实现快速响应。
49.其中，滞环比较器u1的正向输入端上下阈值分别为v
th2
和v
th1
，滞环比较器u1输出端为低时，信号burst in为低电平，此时负载较重，芯片及时响应，退出突发模式，开始采用drv逻辑控制模块，以控制反激电路初级侧开关管动作，增大能量传输到负载侧。
50.滞环比较器u2的反向输入端上下阈值分别为v
th4
和v
th3
，滞环比较器u2输出端为高时复位器u12输出为高电平，d触发器u7-u11开始计数延时。
51.滞环比较器u3的反向输入端上下阈值分别为v
th6
和v
th5
，滞环比较器u3输出端（“快速响应”信号）为高时，复位器u4输出为高电平，信号all in为高电平，mos开关k5开通以实现“快速响应”功能。
52.同时，滞环比较器u1-u3相关阈值关系为：v
th1
《v
th2
《v
th3
《v
th4
《v
th5
《v
th6
，以此控制突发模式不同切换逻辑。
53.其中，如图5所示，d触发器u7-u11为5个带置位（set）和复位(rst)端口的下降沿有效d触发器，前一个d触发器的q端与后一个d触发器的clk端相连，且带置位（set）和复位(rst)均为低电平有效，同时set端与电源vdd相连，rst端与复位器u12的q端相连，如此，d触发器u7-u11就共同构成一个5位2进制移位模式退出延时控制电路（表示为q4q3q2q1q0）。
54.其具体逻辑如下：当电压v
fb
上升超过图7中滞环比较器u2的阈值v
th4
时，滞环比较器u2输出信号burst off翻转为高电平，这之前由于v
th2
《v
fb
《v
th4
，信号burst in提前被翻转为低电平，则此时复位器u12输出信号rst翻转为高电平，此时d触发器u7-u11输出端输出信号q
0-q4。初始计数信号表示为5位2进制数，即为00000，此时00000经过第一与门u5和反相器之后同固定时钟信号clock相“与”，再送入d触发器u7的clk端，即d触发器u7-u11复位信号无效，q
’4q
’3q
’2q
’1q
’0从00000开始计数（当信号burst in为高电平时，已将q4q3q2q1q0清零），同时q
’4q
’3q
’2q
’1q
’0经过“与非”逻辑运算后同固定时钟clock相“与”，该输出信号与d触发器u7的clk相连，这就保证了q4q3q2q1q0为11111时停止计数。复位器u12只有在信号burst in为高电平时输出才为低电平，即rst端有效，将d触发器u7-u11的输出全部清零，即mos开关k1-k5全部断开，电阻r1-r5全部投入，装置处于突发模式，以减小功耗。
55.在本发明中将传统的单个上拉电阻r
pullup
替换成电阻r1、电阻r2、电阻r3、电阻r4、电阻r5和上拉电阻r
pullup
的串联结构，并且，采用电阻r1、电阻r2、电阻r3和电阻r4均并联一个mos开关。
56.当电压v
fb
上升到如图7中滞环比较器u2的v
th4
阈值时，模式退出延时控制电路开始计时，其五个输出端信号q4q3q2q1q0从00000开始计数，达到延时触发器u13内部不同设定值时，触发延时触发器u13输出驱动信号（延时t1、延时t2、延时t3和延时t4），依次开通mos开关k1、mos开关k2、mos开关k3和mos开关k4，以实现电阻r1、电阻r2、电阻r3和电阻r4的退出（例如q4q3q2q1q0计数到00001时，开通mos开关k1并保持，电阻r1退出，然后计数到00011时开通mos开关k2并保持，此时电阻r1、电阻r2都退出，按照此逻辑，直到计数到01111，mos开关k1-k4全部开通，电阻r1-r4全部退出。同时设置mos开关k5并联于电阻r1、电阻r2、电阻r3、电阻r4和电阻r5整体两端，由信号all in单独控制导通与关断，实现装置“快速响应”功能，但是当不满足“快速响应”条件时，当模式退出延时控制电路正常计数到11111时，同样可以触发开通mos开关k5，将电阻r1-r5全部退出。
57.具体控制逻辑分析如下：假设此时装置处于轻载突发模式，电阻r1、电阻r2、电阻r3、电阻r4、电阻r5和上拉电阻r
pullup
全部串联于上拉电路中，且v
fb
与i
fb
存在如式（2）所示关系:（2）
突然增大负载，输出电压降低，光耦反馈信号i
fb
降低，则v
fb
上升，如图7所示，当v
th2
《v
fb
时，滞环比较器u1输出翻转为低电平，信号burst in翻转为低电平，芯片开始输出信号drv。
58.接着由于电压v
fb
继续调整，直到满足v
th4
《v
fb
，滞环比较器u2输出翻转为高电平，信号burst off为高电平，则复位器u12的q端输出信号翻转为高电平（即rst信号为高电平），此时d触发器u7-u11输出端信号q
0-q4可表示为00000，此时初始计数信号q’0-q
’4经过第一与门u5和反相器之后同固定时钟信号clock相“与”，再送入d触发器u7的clk端，由于d触发器u7为下降沿触发，同时set端接vdd电平始终无效，则在clock的第一个下降沿时，d触发器u7输出端q0翻转为高电平，q0送入d触发器u8的clk端，直到q0翻转为低电平时，d触发器u8输出端q1翻转为高电平，依此类推，使得d触发器u7-u11的输出q4q3q2q1q0构成了一个5位2进制模式退出延时控制电路，当q4q3q2q1q0分别取不同二进制值时，通过延时触发器u13延时触发开通mos开关k1-k4，以达到上拉电阻分级退出的目的，如图8所示。
59.另一方面，当装置处于突发模式时，若突加重载，电压v
fb
瞬间增大，为了能及时响应负载需求，本发明设计了“快速响应”功能，即当v
th6
《v
fb
时，滞环比较器u3输出信号被翻转为高电平，复位器u4输出翻转为高电平，经过或门u14的“或”逻辑，信号all in有效，mos开关k5闭合，将电阻r1-r5立即退出，以满足突加重载的需求。信号all in还可以由q4q3q2q1q0计数到11111来延时触发（即延时t5），经或门u14的“或”逻辑将信号all in置高，闭合mos开关k5。
60.考虑负载减小时相关的切换逻辑，假设电阻r1-r5已全部退出，装置处于稳定运行状态，此时突然卸掉负载，输出电压上升，光耦反馈信号i
fb
上升，则v
fb
下降，当v
th5
》v
fb
时，滞环比较器u3输出翻转为低电平，复位器u4输出翻转为低电平，由于q4q3q2q1q0一直保持11111，此时经过或门u14“或”逻辑，信号all in仍为高电平，mos开关k5保持导通。由于负载太小，v
fb
继续下降，当v
th3
》v
fb
时，滞环比较器u2输出翻转为低电平，即信号burst off为低电平，信号burst in为低电平，则模式退出延时控制电路继续保持为11111。接着电压v
fb
继续调整，直到v
th1
》v
fb
，滞环比较器u1翻转为高电平，即信号burst in为高电平，将模式退出延时控制电路的输出复位为00000，mos开关k1-k4全部断开，同时第一与门u5输出为低电平，信号all in为低电平，mos开关k5断开，至此电阻r1-r5全部退出，芯片进入突发模式，芯片停止输出drv。
61.本发明将现有技术采用的上拉电阻替换成若干电阻串联形式，在突发模式退出时，依据光耦反馈信号延时逐级退出各个电阻，既保证了装置的快速响应，又降低了光耦反馈信号陡增引起装置环路振荡的风险，提高了装置工作稳定性。同时，本发明电路简单有效，适合在反激芯片中推广使用。
62.假设此时装置处于轻载突发模式（t1时刻之前），电阻r1-r5和上拉电阻r
pullup
全部投入，突然增大负载，输出电压降低，光耦反馈信号i
fb
降低，则电压v
fb
上升，当v
th2
《v
fb
时，信号burst in翻转为低电平，模式退出延时控制电路继续保持为00000，芯片开始输出drv。
63.接着由于电压v
fb
继续调整，直到满足v
th4
《v
fb
（t2时刻），滞环比较器u2输出翻转为高电平，则复位器u12的q端翻转为高电平（即rst信号为高电平），这之前d触发器u7-u11输出端信号q
0-q4一直为低电平，可表示为00000，此时初始计数信号q’0-q’4经过第一与门u5和反相器之后同固定时钟信号clock相“与”，再送入d触发器u7的clk端，由于d触发器u7为
下降沿触发，同时set端接vdd电平始终无效，则在clock第一个下降沿时，d触发器u7输出q0翻转为高电平，q0送入u8的clk端，直到q0翻转为低电平时，u8输出q1翻转为高电平，依此类推，当q4q3q2q1q0分别取不同二进制值时，通过延时触发器u13延时触发开通mos开关k1-k4（即图8中t3、t4、t5、t6时刻），以达到上拉电阻分级退出的目的，当q4q3q2q1q0取11111值时，第一与门u5输出为高电平，经过或门u14“或”逻辑，信号all in为高电平，mos开关k5闭合（t7时刻），将电阻r1-r5立即退出，以满足负载的需求。
64.接下来一段时间（t7-t8），电阻r1-r5已全部退出，装置处于稳定运行状态，突然卸掉负载（t8时刻），输出电压上升，光耦反馈信号i
fb
上升，则电压v
fb
下降，当v
th3
》v
fb
时，滞环比较器u2输出翻转为低电平，即信号burst off翻转为低电平，信号burst in仍为高电平，q4q3q2q1q0保持11111。
65.由于负载很轻，v
fb
继续下降，直到v
th1
》v
fb
时（t9时刻），滞环比较器u1输出翻转为高电平，即信号burst in为高电平，q4q3q2q1q0被复位00000，mos开关k1-k4全部断开，同时第一与门u5输出为低电平，信号all in为低电平，mos开关k5断开，至此，电阻r1-r5全部投入，芯片进入突发模式，停止输出drv。后续芯片按上述工作逻辑进行相应调节，以维持装置稳定。
66.基于上述内容，本技术文件中提供的状态切换控制装置进行状态切换的核心思想是：管脚fb的电压大于v
th4
后，通过延时控制管脚fb上拉电阻r
pullup
逐渐减小，为防止系统震荡，该延时时间与系统环路的带宽相关。
67.状态切换开始管脚fb的电压点为v
th4
，可以与退出burst相关(drv开始发波)，也可以设定一个更高的电压。即当管脚fb大于v
th4
时，系统控制drv开始发波，但并不进行状态切换，而是当管脚fb大于一个更高的电压v’th4
，才开始切换上拉电阻r
pullup
的阻值，比如v
th4
设定为0.6v，系统控制drv发波，但并不切换状态，而是当fb大于v’th4
(比如0.8v)，系统才开始切换上拉电阻r
pullup
的电阻。
68.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
69.本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。