专利名称：用于衰减数据转换器中的噪声的电路和方法
技术领域：
该发明一般地涉及数据转换器，并且特别地涉及∑-δ数字到模拟转换器。
背景技术：
在数据转换器中使用的有2个基本技术。它们是∑-δ技术和阻性或容性分压器技术。∑-δ技术由于它通过高频定时而不是精确匹配的片上部件例如电阻来获得高的分辨度，所以很吸引人。此外，产生薄膜，激光微调的模拟部件所需的知识很难获得；相反，用于∑-δ调制器中的高速数字切换性能在半导体工业中是平常的。
在数据转换器中使用一个基本的∑-δ调制器接收一个与输出信号的逆反馈相加的输入信号以提供一个误差信号。误差信号通过一个滤波器处理来提供输出信号。∑-δ调制器对量化噪声进行整形使之在通带之外，从而能被滤除。
然而，如熟知的，∑-δ调制器可在通带中产生不希望的单音(tone)。这些不希望的单音含有与输入信号的直流(DC)偏置线性相关的频率。这些不希望单音的产生对于接近于信号地电平的小输入信号更有害。而且，在输入信号接近于地电平的时间期间，一个收听者更容易听到不希望的单音。∑-δ调制器产生这些不希望的单音的原因的一个通常可接受的解释是为了分辨输入信号中的小的增量变化，∑-δ调制器产生了图像噪声(pattern noise)。
前面的用于去除通带中不希望的单音的方法包含运用高频脉动体制。然而，用于数据转换的高频脉动体制的实现是复杂的。而且，高频脉动信号影响数据转换器的整体性能以致数据转换器的信噪比被降低。
相应地，有一个能降低或去除通带中由图像噪声引起的的不希望的单音的∑-δ转换器是有利的。对于∑-δ转换器如果占用面积小成本低，那就更有利。
图形简述
图1以部分方框图形式和部分电路图形式示意一个数据转换器。
图2表示图1的数据转换器的数字到模拟转换器(DAC)的一个开关电容的实现。
图3是示意图1的数据转换器的信号的时序图；和图4是在图1的数据转换器的输出信号中出现的噪声的频域图形。
图形的详细描述通常，本发明提供一个数据转换器电路和一种用于衰减在由数据转换器产生的输出信号中的噪声的方法。更特别地，本发明提供一种用于把多比特数字信号转换为模拟信号的∑-δ数字到模拟转换器(DAC)，其中为了降低输出信号中的噪声，模拟信号的频谱在一个预定频率被衰减。模拟信号是一种连续时变信号或一种具有用来代表信息的3个或更多个可能状态的随时间变化的离散信号。
在优选实施例中，∑-δDAC包括一个∑-δ调制器，一个连到∑-δ调制器的DAC，一个连到DAC的时钟发生器和一个连到∑-δ调制器和时钟发生器的时钟控制电路。∑-δ调制器把多比特数字信号转换为一个1比特或单比特数字信号。时钟控制电路遵照单比特数字信号来使能或不使能时钟发生器。特别地，时钟控制电路遵照单比特数字信号使到DAC的时钟信号的发送使能或不使能以衰减模拟信号的频谱中的噪声。在这个实施例中，∑-δDAC的输出的频域特性在Fs/2附近被衰减，这是一个等于∑-δDAC的抽样时钟的频率的一半的频率。通过衰减输出信号中在Fs/2上的能量，∑-δDAC实际上去除了由图像噪声引起的单音。
图1以部分方框图的形式和部分电路图的形式示意了适合于运用常规IC工艺作为一个集成电路(IC)生产的数据转换器10。数据转换器10有一个用于接收标记为MULTIBIT DATA的多比特数字信号的输入端11和一个用于提供标记为OUTPUT的模拟输出信号的输出端12。数据转换器10，也称为∑-δDAC，包括一个∑-δ调制器16，一个DAC 17，一个时钟控制电路18和一个时钟发生器19。∑-δ调制器16有一个用于接收数字信号MULTIBIT DATA的数据输入端，一个用于接收标记为SAMPLING CLOCK的信号的时钟输入端和一个用于提供标记为ONE BIT DATA的单比特数字信号的输出端。
DAC 17是具有一个用于接收信号ONE BIT DATA的数据输入端，一个用于接收标记为CLOCK的信号的时钟输入端和一个用于提供信号OUTPUT的输出端的单比特DAC。时钟控制电路18有一个共同连到∑-δ调制器16的输出端和DAC 17的数据输入端的数据输入端，一个用于接收信号SAMPLING CLOCK的时钟输入端和一个用于提供标记为CONTROL的信号的输出端。时钟发生器19有一个连到时钟控制电路18的输出端的控制输入端，一个用于接收信号SAMPLING CLOCK的时钟输入端和一个连到DAC 17的时钟输入端的用于提供信号CLOCK的输出端。
当时钟发生器19的控制输入端被宣称，即时钟发生器19被使能时，时钟发生器19的输出端被使能并且一个时钟信号被提供给DAC 17的时钟输入端。换言之，信号CLOCK被使能并且一个或多个脉冲被从时钟发生器19的输出端发送到DAC 17的时钟输入端。另一方面，当时钟发生器19的控制输入端未被宣称或被撤消时，即时钟发生器19被不使能，时钟发生器19的输出端被不使能。当时钟发生器19被不使能时，一个逻辑低电压被发送到DAC 17的时钟输入端，即信号CLOCK被停止。当信号CONTROL处于一个逻辑低电压时，时钟发生器19的控制输入端被宣称。相反地，当信号CONTROL处于一个逻辑高电压时，时钟发生器19的控制输入端未被宣称。一个逻辑低电压，例如可以是零电压也可以被定义为逻辑0。一个逻辑高电压，例如可以是5V也可以被定义为逻辑1。应该理解逻辑0和逻辑1的定义是一个选择的问题。换言之，逻辑1可被定义为零电压，逻辑0也可被定义为5V。
∑-δ调制器16可以是运用相加器件，乘法器和延迟单元实现的一个传统的∑-δ调制器。时钟控制电路18可以运用连到一个例如象加法器的相加器件的延迟单元象例如存贮器单元或锁存器来实现。以例子方式，由于信号ONE BIT DATA是一个单比特数字信号，时钟控制电路18被运用一个连到异或(XOR)门22的D型触发器21来实现。
触发器21有一个通常连到时钟控制电路18的数据输入端和XOR门22的第一输入端的标记为D的数据输入端，一个连到时钟控制电路18的时钟输入端的标记为CK的时钟输入端和一个连到XOR门22的第二输入端的标记为Q的真值输出端。XOR门22的输出端被连到时钟控制电路18的输出端。
数据转换器10最好运用具有相对低的功率损耗和相对高的速度的互补金属氧化半导体(CMOS)逻辑电路实现，但也可以以其它晶体管技术实现。
图2示意DAC 17(图1)的开关电容的实现。在这个例子中，DAC17运用一个包括开关31-38，电容41-46和一个放大器51的开关电容电路来实现。进一步，DAC 17有分别用于接收参考信号+REF和-REF的输入端26和27，和分别用于提供信号Vo+和Vo-的输出端28和29。在DAC 17的输出端28和29上建立的差分输出信号，即信号Vo+-Vo-，被发送到输出端12(图1)来提供信号OUTPUT。
参考图1和2，在操作中，数据转换器10把多比特数字信号即信号MULTIBIT DATA转换为一个模拟信号，即信号OUTPUT。更具体地说，∑-δ调制器16把数字信号MULTIBIT DATA转换为数字信号ONE BIT DATA。在产生信号ONE BIT DATA期间，∑-δ调制器16产生了噪声，例如量化噪声，在输出信号OUTPUT中它出现在大约等于信号SAMPLING CLOCK的频率的一半的频率上。
时钟控制电路18遵照信号ONE BIT DATA来使时钟发生器19使能或不使能以衰减信号OUTPUT中的噪声。当信号ONE BIT DATA在信号SAMPLING CLOCK的2个连续时钟周期期间在2个逻辑电平之间变更时，信号CONTROL处于一个逻辑高电压。这样，时钟发生器19的输出端被不使能，一个逻辑低电平被从时钟发生器19的输出端发送到DAC 17的时钟输入端。当信号ONE BIT DATA在信号SAMPLING CLOCK的2个连续时钟周期期间维持在相同的逻辑电平时，信号CONTROL处于一个逻辑低电平。因此，时钟发生器19的输出端被使能，一个时钟信号被从时钟发生器19的输出端发送到DAC17的时钟输入端。
DAC 17的开关35-38在操作期间被连续切换。当信号CONTROL处于一个逻辑低电压，即当一个时钟信号被从时钟发生器19发送到DAC 17时，开关31，32，33和34被切换。进一步，控制开关31-34的控制信号(未示出)的2个相位由信号ONE BIT DATA确定。
数据转换器10的操作参考图3被进一步描述。图3是示意数据转换器10(图1)的信号的时序图。为了明晰起见，数据转换器10的所有信号未在图3的时序图中示出。信号ONE BIT DATA是具有或者是逻辑0(在图3中标记为0)或逻辑1(在图3中标记为1)的一个逻辑值的单比特数字信号。信号OUTPUT是一个三态信号，即具有在图3中标记为+REF，0和-REF的3个电平的信号。信号SAMPLING CLOCK具有频率Fs。
DAC 17通过处理信号ONE BIT DATA和CLOCK来产生信号OUTPUT。当信号ONE BIT DATA在信号SAMPLING CLOCK的2个连续时钟周期中处于逻辑高电压时，信号OUTPUT处于电平+REF，并且当信号ONE BIT DATA在2个连续时钟周期中处于逻辑低电压时，信号OUTPUT处于电平-REF。当信号ONE BIT DATA在信号SAMPLING CLOCK的2个连续时钟周期之间在一个逻辑高电压和一个逻辑低电压之间变更时，信号OUTPUT处于电平0。
时钟控制电路18处理信号ONE BIT DATA并产生信号CONTROL来控制由时钟发生器19发送到DAC 17的信号CLOCK。当它在信号SAMPLING CLOCK的2个连续时钟周期期间在逻辑0和逻辑1之间变更时，在信号ONE BIT DATA中出现高频量化噪声。遵照本发明，当信号ONE BIT DATA在信号SAMPLING CLOCK的2个连续时钟周期期间在逻辑0和逻辑1之间变更时，时钟控制电路18通过停止提供给DAC 17的时钟信号来停止在DAC 17中的数字到模拟转换过程。换言之，由DAC 17执行的数字到模拟转换过程是通过阻止从时钟发生器19到DAC 17的时钟信号的发送来不使能。这衰减了信号OUTPUT中在大约等于Fs/2频率处的能量，从而衰减了信号OUTPUT中在Fs/2处的量化噪声。当信号ONE BIT DATA在信号SAMPLING CLOCK的2个连续时钟周期中维持在相同的逻辑电平时，DAC 17的数字到模拟处理被使能。换言之，由DAC 17执行的数字到模拟转换过程是通过使能从时钟发生器19到DAC 17的发送来被使能的。这样，一个时钟信号被发送到DAC 17的时钟输入端，一个或多个脉冲被从时钟发生器19发送到DAC 17。
参考图1和3，在时间T0和T1之间，信号ONE BIT DATA在Fs/2频率上在一个逻辑0和一个逻辑1之间变更并且信号CONTROL处于一个逻辑高电压。当信号CONTROL处于一个逻辑高电压时，时钟发生器19的输出端被不使能，信号CLOCK处于一个逻辑低电压。信号OUTPUT在时间T0和T1之间处于电平0。
在时间T1和T2之间，信号ONE BIT DATA在信号SAMPLINGCLOCK的2个连续时钟周期中是一个逻辑1并且信号CONTROL从一个逻辑高电压跃迁到一个逻辑低电压，从而使得时钟发生器19的输出端使能。换言之，提供给DAC 17的时钟信号被使能。由于信号ONEBIT DATA在信号SAMPLING CLOCK的2个连续时钟周期中是一个逻辑1，信号OUTPUT从电平0跃迁到电平+REF。
在时间T2和T3之间，信号ONE BIT DATA在信号SAMPLINGCLOCK的连续时钟周期期间，在逻辑0和逻辑1之间变更，并且信号CONTROL处于一个逻辑高电压。当信号CONTROL处于一个逻辑高电压时，时钟发生器19的输出端被不使能，信号CLOCK处于一个逻辑低电压。换言之，提供给DAC 17的时钟信号被停止。由于信号ONE BIT DATA在信号SAMPLING CLOCK的连续周期内在逻辑0和逻辑1之间变更，信号OUTPUT处于电平0。
在时间T3和T4之间，信号ONE BIT DATA在信号SAMPLINGCLOCK的2个连续周期中处于逻辑0，并且信号CONTROL从一个逻辑高电压跃迁为一个逻辑低电压，从而使时钟发生器19的输出端使能。信号OUTPUT从电平0跃迁为电平-REF。
在时间T4和T5之间，信号ONE BIT DATA在信号SAMPLINGCLOCK的2个连续周期中处于逻辑1。信号CONTROL从一个逻辑高电压跃迁为逻辑低电压。信号OUTPUT从电平0跃迁为电平+REF。
图4是在数据转换器10(图1)的输出信号中出现的噪声的频域图形。水平轴代表频率，垂直轴代表以分贝(dB)表示的信号OUTPUT的幅度。如在图4中示出的，在信号OUTPUT中出现的噪声在为信号SAMPLING CLOCK的频率的一半Fs/2处具有陷波特性。换言之，图1的数据转换器10在Fs/2处提供一个sin(x)/(x)的频响。陷波特性是如前面描述的遵照信号ONE BIT DATA阻止提供给DAC 17的时钟信号的结果。通过衰减在Fs/2处的信号OUTPUT，数据转换器10衰减了信号OUTPUT中出现在约等于Fs/2的频率上的噪声，从而增加了数据转换器10的信噪比(SNR)。
至此应该理解，已提供了一个数据转换器电路和一种用于衰减在输出信号中由数据转换器产生的噪声的方法。本发明的优点是它运用一个简单的时钟控制电路和单比特DAC用于衰减在输出信号中的噪声。简单的时钟控制电路允许使用单比特DAC用于滤除Fs/2附近的图像噪声而不增加DAC的字长。此外，本发明提供了一个数据转换器电路和一种通过阻止数据转换器电路的DAC的时钟来产生一个三态信号(trinary signal)的方法。
权利要求
1.一种用于把数字信号转换为模拟信号的电路(10)，其特征在于包括具有一个相连用于接收数字信号的数据输入端和一个用于响应时钟信号提供从数字信号转换成的模拟信号的输出端的转换器(17)；具有一个用于提供时钟信号到转换器(17)的时钟输入端的输出端的时钟发生器(19)；和具有一个相连用于接收数字信号的输入端和一个连到时钟发生器(19)的输入端用于使到转换器(17)的时钟信号使能的输出端的控制电路(18)。
2.权利要求1的电路，其特征在于包括由具有一个用于接收第二数字信号的输入端和一个连到控制电路的输入端并进一步连到转换器(17)的数据输入端的输出端的∑-δ调制器(16)。
3.权利要求1的电路，其中转换器(17)是一个单比特数字到模拟转换器(DAC)。
4.权利要求1的电路，其中转换器(17)包括具有一个相连用于接收数字信号的输入端和一个相连用于提供模拟信号的输出端的开关电容电路。
5.权利要求1的电路，其中控制电路(18)包含具有一个相连用于接收数字信号的第一输入端和一个连到时钟发生器(19)的输入端的输出端的逻辑门(22)；和具有一个相连用于接收数字信号的第一输入端和一个连到逻辑门(22)的第二输入端的输出端的存贮器单元(21)。
6.一种用于衰减在把数字信号转换为模拟信号的数据转换器(10)的输出信号中的噪声的方法，其特征在于包括以下步骤衰减输出信号中在一个预定频率处的能量，其中衰减的步骤包含步骤，当数字信号在数据转换器(10)的抽样时钟的2个连续周期期间在第一和第二逻辑电平之间变更时，使得数据转换器(10)的数字到模拟的转换处理不使能，和当数字信号在抽样时钟的2个连续周期内维持在第一逻辑电平时，使能数字到模拟的转换处理。
7.权利要求6的方法，其中不使能数字到模拟的转换处理的步骤包括当数字信号在抽样时钟的2个连续周期内在第一逻辑电平和第二逻辑电平之间变更时，不使能数据转换器(10)的时钟发生器(19)。
8.权利要求6的方法，其中使能数字到模拟的转换处理的步骤包括当数字信号在抽样时钟的2个连续周期内维持在第一逻辑电平时，使能数据转换器(10)的时钟发生器(19)。
9.一种用于产生三态信号(OUTPUT)的方法，其特征在于包括以下步骤用时钟信号(CLOCK)把数字信号(ONE BIT DATA)转换为三态信号(OUTPUT)的步骤包括步骤，当数字信号(ONE BIT DATA)在抽样时钟(SAMPLING CLOCK)的2个连续周期期间在第一逻辑电平和第二逻辑电平之间变更时不使能时钟信号(CLOCK)，和当数字信号(ONE BIT DATA)在抽样时钟(SAMPLING CLOCK)的2个连续周期内维持在第一逻辑电平时使能时钟信号(CLOCK)。
10.权利要求9的方法，其中运用时钟信号(CLOCK)把数字信号(ONE BIT DATA)转换为三态信号(OUTPUT)的步骤包括步骤当数字信号(ONE BIT DATA)处于第一逻辑电平和时钟信号被使能时，三态信号(OUTPUT)从第二电平跃迁到第一电平；和当数字信号(ONE BIT DATA)处于第二逻辑电平和时钟信号(CLOCK)被使能时，三态信号(OUTPUT)从第二电平跃迁到第三电平。
全文摘要
数据转换器(10)和一种用于衰减在由数据转换器(10)产生的输出信号中的噪声的方法。数据转换器(10)包括一个Σ－δ调制器(16),一个数字到模拟转换器(17),一个连到数字到模拟转换器(17)的时钟发生器(19)和一个连到时钟发生器(19)的时钟控制电路(18)。时钟控制电路(18)根据单比特数字信号来使时钟发生器(19)使能或不使能以引起在输出信号中的用于衰减输出信号中的噪声的一种陷波特性。
文档编号H03M1/08GK1269641SQ00103740
公开日2000年10月11日 申请日期2000年3月7日 优先权日1999年3月8日
发明者约瑟夫·Y·陈, 戴维·亚蒂姆, 加濑清(音译), 鲍尔·阿斯特拉詹 申请人:摩托罗拉公司