专利名称：任意进制计数器标准时序信号构成方法及其芯片电路的制作方法
技术领域：
本发明属于数字电子技术中脉冲计数器技术领域，涉及一种理论与实际相统一的任意进制计数器标准时序信号的构成方法及其控制电路和新型计数器芯片电路。
脉冲计数器是数字电路的重要器件之一，在工程实际中使用十分广泛。目前，最常用的计数器芯片TTL系列有74LS160/162、74LS161/163、74LS290等，COMS系列有CC40160/162、CC40161/163等。这些计数器芯片在世界范围内已几乎得到了公认和通用，技术早已成型和固化。由于现有技术芯片的功能所限，当用其构成N(任意)进制计数器时，必须外加译码控制电路才使其成为可能。此外，上述N进制计数器共同存在一个很明显的问题，即计数理论与实际计数器电路状态不相符合。按照计数器所依据的计数理论和计数器的技术原理，计数长度为N(任意)时，计数器从起始数开始记数，计到终止数后返回起始数为一个N进制计数周期，因而要求控制电路的反馈信号应为终止数(反馈归零法的最大数为N-1)所对应的计数器状态，通过控制电路产生一个归零/置数信号，直接(异步)或在时钟信号作用下，完成归零或置数，回到起始数。为了保证计数器可靠归零或重新置数，归零/置数信号必须保持一定的宽度。只有当反馈信号和归零/置数信号都满足计数理论和计数器原理，且必须有能保证计数器可靠工作的译码控制电路时，才能构成标准的N进制计数器。但是，在本发明以前的现行技术中，均未能解决好译码信号和归零/置数信号的控制方法问题，即不是按标准要求取终止数对应状态作反馈，而是采用多取一个计数状态作过渡，这样就多出了一个不应出现的第N+1个状态。尽管第N+1个状态存在的时间很短，但只要出现，就带来了与计数理论不相符的问题。对于这个问题，至今为止，从理论到实践都没有得到很好的解决。例如，最新出版的，由清华大学编写，作为面向21世纪全国权威统编教材的《数字电子技术基础》(1998年9月版)一书中，虽然也认为出现的第N+1个状态不应该包括在稳态的状态循环中，但仍未能提出解决的办法，认为归零/置数信号只能从第N+1个状态译出(见该书261页)。经查阅国内外有关文献，尚未见到关于这一问题的研究报告。众所周知，上述不标准的任意进制计数器的控制技术构成任意进制的方法仍在国内外通用。对于这一理论与实际不相符的现状，一般都采取回避的态度，教科书中也不做深入的解释。此外，还存在进入起始数控制信号的问题，构成N进制计数器时，起始数的预置很不方便。这种技术上存在的问题和现有计数器芯片进制方法上的限制，使得N进制计数器至少存在以下缺陷(1)、目前常见计数器在计数进制上受到严格限制，在需要其他任意进制的计数器时，只能用已有的计数器产品经过外电路的不同连接方式得到；(2)、实际的N进制计数器所计的脉冲信号与所计的状态个数不相符，控制电路中接受到的脉冲信号比应该接受的信号多，导致计数实际不准确，而这种误差只能在0-12兆较低的时钟信号频率范围内才可被忽略，为保证计数准确，不得不将本应满足0-40兆的高频时钟信号降低，从而导致功能强大的74LS160等计数器芯片导不到最大限度的发挥。
(3)、现行控制技术采用的方法在构成多一个技术状态的不完善状态下，仍不能适用于各类不同清零/预置方式的计数器芯片，使现有技术器芯片构成任意进制的范围受到限制。
(4)、由于理论与实际不符，导致在教学中，使学生理解计数理论和计数原理产生困难。
(5)、由于构成N进制时，将计数器的清零端或置数端占用，预置起始数十分不便。
(6)、外接的控制电路所用器件品种和数目使系统器件增多，一方面造成连线增多，对可靠性有影响，另一方面还存在控制电路芯片的内部单元用不完，造成浪费的现象。
针对上述现有技术中存在的问题，本发明的目的在于(1)、克服现有技术中存在的缺陷，提供一种理论与实际相统一的任意进制计数器标准时序信号的构成方法；(2)、针对现有不同清零/预置的各类常用计数器芯片，提供与之相匹配的适用于TTL和CMOS两大系列的任意进制计数器标准时序信号控制电路；(3)、在TTL和CMOS两大系列芯片基础上，按本发明构成方法，直接设计出系列新型标准任意进制的计数器芯片，并且仅用4-5种新型芯片即基本上可以取代现行常用类型芯片，其进制可任意设置。
现将本发明构思及技术解决方案叙述如下本发明任意进制计数器标准时序信号的构成方法，其特征在于由计数前产生的清零/预置信号使计数器处于起始状态，计满一个周期时，取终止数对应(第N个)状态作反馈译码信号，产生归零/置数信号保证计数器既能可靠完成归零/置数任务，又能满足计数器工作的标准时序关系要求，构成方法的实现方式如下(1)、控制电路在计数前，产生一个清零或预置信号，将计数器置于起始数状态；(2)、通过触发器存贮反馈译码后的归零/置数信号，使其达1/2个时钟CP信号周期(异步)或满足归零/置数所要求的宽度(同步)，以保证计数器归零/置数可靠；(3)、归零/置数信号的时序控制方式按同步异步分类，两种方式均采用带清零端的T(或D)触发器；同步方式还可采用基本触发器来控制；(4)、采用有清零端的触发器作控制是利用CP信号控制触发器接受并存贮译码后的信号，在标准时间点产生计数器归零/置数信号，待计数器可靠归零/置数后，通过CP信号控制触发器的清零端解除已完成任务的归零/置数信号。
(5)、采用基本触发器作控制是将译码后的信号通过基本触发器存贮并产生归零/置数信号，在时钟CP信号作用下，在标准时间点，使计数器开始归零/置数，待计数器可靠归零/置数置数后，通过CP信号控制基本触发器解除已完成任务的归零/置数信号。
本发明根据上述任意进制计数器标准时序信号的构成方法，设计出适用于TTL和CMOS两大系列的可产生任意进制计数器标准时序信号的控制电路芯片；其控制电路的基本工作原理是计数前，使能端E加负脉冲产生清零/预置信号，使计数器清零或预置起始数，第一个时钟信号CP开始计数，第N-1个CP作用后，T1-T6均为1，进位信号CO为1；此后，控制电路将产生符合标准任意进制的归零或置数信号，在第N个CP脉冲作用后，重新归零或置数，可靠完成任务后，在第N个CP有效沿后的下一个跳变沿解除归零或置数信号，使计数器做好下一个计数周期准备。四种控制电路及其产生的时序控制信号分别见
图1、2、3、4。本发明所设计的控制电路由触发器、或门、与门、或非门构成，其特征在于使用时将计数器的清零或置数端按需要接控制电路4个归零/置数端中的一个，并将与终止数对应取1的Q端接T1-T6端；使能端E、CP端与计数器对应相接，若计数器为正脉冲计数，则将CP端与控制电路CP端连接，若计数器为负脉冲计数，则将CP端与控制电路的CP端连接；控制电路的RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT根据需要接至计数器相应端；图1所示的控制电路适用于TTL系列计数器，其特征在于其CP端经非门G1、G2接触发器触发端CI和清零端R，并接或门G6；使能端E接与门G10、G11，并经非门G3接或门G9、G12；T1-T6端经与非门G4接与非门G7，并经非门G5接触发器IT/ID端、或门G6，同时作为进位端CO引出；G4和G6的输出分别接交叉连接的与非门G7、G8；G7的输出端和触发器的Q端分别接或门G12、G9；G8的输出端和触发器的Q端分别接与门G11、G10；G9-G12的输出分别为RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT。图2适用于CMOS系列计数器，其特征在于其CP端经非门G1、G2接触发器触发端CI、或非门G5；CP端接触发器清零端R；E端接与门G9、G11，并经非门G3接或门G8、G10；T1-T6端经与门G4接或非门G5、G6和触发器IT/ID端，同时作为进位端CO引出；G4、G5的输出分别接交叉连接的或非门G6、G7；G6的输出端和触发器的Q端分别接与门G11和G9；G7的输出端和触发器的Q端分别接或门G10、G8；G8-G11的输出分别为RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT。图3适用于TTL/CMOS系列计数器，其特征在于其CP端经非门G1、G2接触发器FF1触发端CI和清零端R，并接或门G5；CP端接FF2的CI；使能端E接与门G7、G9，并经非门G3接或门G6、G8；T1-T6端经与门G4接或门G5和触发器FF1、FF2的IT/ID端，同时作为进位端CO引出；FF1的Q、Q端分别接或门G6和与门G7；FF2的Q、Q端分别接或门G8和与门G9；G6-G9的输出分别为RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT。图4适用于CMOS/TTL系列计数器，其特征在于其CP端经非门G1、G2接FF1的CI和R端；CP端接FF2的CI和或非门G5；使能端E接与门G7、G9，并经非门G3接或门G6、G8；T1-T6端经与门G4接或非门G5和触发器FF1、FF2的IT/ID端，同时G4的输出作为进位端CO引出；G6-G9的输出分别为RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT。
本发明根据上述任意进制计数器标准时序信号的构成方法，在TTL和CMOS两大系列芯片基础上，还可直接设计出系列新型标准任意进制的计数器芯片，本发明芯片的基本工作原理是计数前，根据选择的归零或置数方法，将R/S置0或置1，通过使能端E加负脉冲产生初始清零/预置信号，直接(异步)或与CP配合(同步)完成清零或预置，计数器进入起始状态；选择归零法时，预置端不会出现有效信号，反之，清零端不会出现有效信号；CP端加入连续脉冲后开始N进制计数，N个CP脉冲后，计数器重新被清零或置数，回到起始数状态，进入下一个计数周期，计数原理同与用本发明控制电路构成的N进制计数器相同。本发明新型标准任意进制的计数器芯片，可单独使用构成N进制(2≤N≤16，或2≤N≤10)，也可多片连接构成任意N进制。计数器与终止数对应取l的Q端接T1-T7(或T1-T4)，取0的Q端接T1-T4；多片连接时将各计数器CP、RD、LD、E端对应相接。图5(2≤N≤16)为异步清零、异步置数方式的同步减法计数器，其特征在于CP端接FF4的R端和G1；G1的输出接FF0-FF4的CI端和G9；E端接G1和G5；选择端R/S接G6，并经G4接G7；G5的输出接G6、G7；G6、G7的输出接G8，同时作为本计数器的RD、LD信号引出；G8的输出作为N进制借位信号端B0引出。T1-T4接G3；T1-T4接G2,G2输出接G3,G3的输出接FF4的JK端；FF4的Q端接G5。图6(2≤N≤16)为同步清零同步预置方式的同步加法计数器，其特征在于CP端接G23经G2接FF0-FF3的CI端；使能端E接G5、G18，并接计数器部分的G6-G9；选择端R/S接G3，并经G1接G4；T1-T7接G18；G18的输出接G23、G24，并作为进位信号CO引出；G23、G24的输出分别接基本触发器中的G25、G26；G25的输出接G5；G5的输出接G3、G4；G3、G4的输出分别作为本计数器的RD、LD并引出。
图7(2≤N≤10)、图8(2≤N≤16)为异步清零同步预置方式的同步计数器，其控制电路设计和连接方式完全相。图7的G19、G20、G14对应图8的G3、G4、G16其(图7)特征在于CP端接FF4的R端和G22，并经G1接FF0-FF4的CI端；E端接与门G14、G20和G21、G25；T1-T4(图8为T1-T7)接G14，G14的输出接G22、G23、FF4的JK端，并作为进位信号引出；G22、G23的输出分别接基本触发器中的G24、G25；G24的输出作为本计数器的置数信号LD送计数部分并引出；FF4的Q端接G20；G20的输出接G19；G19的输出作为清零信号RD接计数部分FF0-FF3的R端，并引出。
现结合附图将本发明各控制电路及计数器芯片作进一步说明图1适用于TTL系列的任意进制计数器标准时序信号控制电路逻辑图及相应的时序2适用于CMOS系列的任意进制计数器标准时序信号控制电路逻辑图及相应的时序3适用于TTL或CMOS系列计数器标准时序信号控制电路逻辑图及相应的时序4适用于CMOS或TTL系列计数器标准时序信号控制电路逻辑图及相应的时序5新型异步清零异步预置(N≤16)任意进制同步减法计数器芯片电路逻辑图及相应的时序6新型异步清零同步预置(N≤16)任意进制同步加法计数器芯片电路逻辑图及相应的时序7新型异步清零同步预置(N≤10)任意进制同步加法计数器芯片电路逻辑图及相应的时序8新型同步清零同步预置(N≤16)任意进制同步加法计数器芯片电路逻辑图及相应的时序图其中R/S 方法选择端，选择归零法时为0，选择置数法时为1E 使能端，加负脉冲时产生初始清零/预置信号RDY 异步清零信号(高电平)RDY异步清零信号(低电平)LDY 异步置数信号(高电平)LDY异步置数信号(低电平)RDT 同步清零信号(高电平)RDT同步清零信号(低电平)LDT 同步置数信号(高电平)LDT同步置数信号(低电平)CO 进位信号BO 借位信号CP 负脉冲计数时钟信号CP 正脉冲计数时钟信号为了能够更好理解图1、图2、图3、图4所提供控制电路在通用N进制计数器的全部功能，现结合各控制电路时序图将其工作过程列表如下
图5所示计数器的全部功能结合时序图将其工作过程列表如下
图6所示计数器的全部功能结合时序图将其工作过程列表如下
图7、图8所示计数器的全部功能结合时序图将其工作过程列表如下
上述4种控制电路及4种新型计数器芯片是根据本发明方法所例举的最佳实施例，应用本发明方法，根据不同的需要还可设计出更多的产品，其共同的优越性是(1)、由于本发明方法解决了实际与理论不符的问题，故所构成的任意进制计数器均为符合计数理论和原理的标准计数器，即无第N+1个状态，并且连接十分简便。计数前，使能端E加负脉冲产生清零/预置信号，使计数器清零或预置起始数，解决了构成N进制时，因计数器的清零端或置数端被占用，预置起始数不便的问题。
(2)、独立的通用标准任意进制计数器控制电路芯片可与现行常用的各类计数芯片直接配合使用，不必另行设计控制电路，为使用计数器的工程技术人员带来了方便。同时减少了外接电路元器件的数目及复杂连接，提高了控制电路工作的可靠性，减少了不必要的浪费。
(3)、本发明所设计的新型计数器芯片，可分为四类，每一类均可用一个芯片，就能满足同步或异步清零/置数方式，不仅扩大了现有计数器的应用功能，使其进位制更加灵活，使用更加方便，而且减少了系统器件数目，降低了计数器的应用成本，同时，新型计数器芯片的版图设计，仅需在原型号基础上做很小的改变即可，工艺上不增加任何难度。由于生产工艺现成，不必重新投资另建生产线，所提供的产品电路均不复杂，因此，可很快推出标准任意进制计数器芯片的新产品。
(4)、本发明所提供的控制电路是为同目前库存量很大的现有计数器芯片配合使用而设计，故有相当的需求量。而本发明所提供的新型计数器芯片，比现有计数器芯片的功能强，可方便地构成标准的任意进制计数器，还可根据实际需要，不断开发出标准的任意进制计数器新品种，故一旦推出，市场前景将被看好，发展前景也十分广阔。
权利要求
1.一种任意进制计数器标准时序信号构成方法，其特征在于由计数前产生的清零/预置信号使计数器处于起始状态，计满一个周期时，取终止数对应(第N个)状态作反馈，译码后产生归零/置数信号保证计数器既能可靠完成归零/置数任务，又能满足计数器工作的标准时序关系要求，构成方法的实现方式如下(1)、控制电路在计数前，产生一个清零或预置信号，将计数器置于起始数状态；(2)、通过触发器存贮反馈译码后的归零/置数信号，使其达1/2个时钟CP信号周期(异步)或满足归零/置数所要求的宽度(同步)，以保证计数器归零/置数可靠；(3)、归零/置数信号的时序控制方式按同步异步分类，两种方式均采用带清零端的T(或D)触发器；同步方式还可采用基本触发器来控制；(4)、采用有清零端的触发器作控制是利用CP信号控制触发器接受并存贮译码后的信号，在标准时间点产生计数器归零/置数信号，待计数器可靠归零/置数后，通过CP信号控制触发器的清零端解除已完成任务的归零/置数信号。(5)、采用基本触发器作控制是将译码后的信号通过基本触发器存贮并产生归零/置数信号，在时钟CP信号作用下，在标准时间点，使计数器开始归零/置数，待计数器可靠归零/置数置数后，通过CP信号控制基本触发器解除已完成任务的归零/置数信号。
2.一种根据权利要求1所述的任意进制计数器标准时序信号构成方法而设计的与现有计数器配套的控制电路芯片，由触发器、或门、与门、或非门构成；其特征在于在控制电路芯片中，计数器的清零或置数端按需要接控制电路4个清零/置数端中的一个，并将与终止数对应取1的Q端接T1-T6端，若计数器为正脉冲计数，则将CP端与控制电路CP端连接，若计数器为负脉冲计数，则将CP端与控制电路CP端连接；使能端E、CP端与计数器对应相接；控制电路的RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT根据需要接至计数器相应端；
3.根据权利要求2所述的任意进制计数器标准时序信号构成方法而设计的与现有计数器配套的控制电路芯片，其特征在于适用于TTL系列计数器的控制电路，其CP端经G1、G2接FF的CI和R，并接G6；E端接G10、G11并经G3接G9、G12；T1-T6端经G4接G7，再经G5接FF的IT/ID端并作为进位端CO引出，同时接至G6；G4和G6的输出分别接G7、G8；G7的输出和FF的Q端分别接G12、G9；G8的输出和FF的Q端分别接G11、G10；G9-G12的输出分别为RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT。
4.根据权利要求2所述的任意进制计数器标准时序信号构成方法而设计的与现有计数器配套的控制电路芯片，其特征在于适用于CMOS系列计数器的控制电路，其CP端经G1、G2接FF的CI、G5；CP端接FF的R；E端接G9、G11，并经G3接G8、G10；T1-T6端经G4接G5、G6和FF的IT/ID端，G4的输出端作为进位端CO引出；G4、G5的输出分别接G6、G7；G6的输出和FF的Q端分别接G11和G9；G7的输出和FF的Q端分别接G10、G8；G8-G11的输出分别为RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT。
5.根据权利要求2所述的任意进制计数器标准时序信号构成方法而设计的与现有计数器配套的控制电路芯片，适用于TTL/CMOS系列计数器，其特征在于其CP端经G1、G2接FF1的CI和R，并接G5；CP端接FF2的CI；E接G7、G9，并经G3接G6、G8；T1-T6端经G4接G5和FF1、FF2的IT/ID端；G4的输出作为进位端CO引出；FF1的Q、Q端分别接G6和G7；FF2的Q、Q端分别接G8和G9；G6-G9的输出分别为RDY/LDY、RDY/LDY、RDT/LDT、RDT/LDT。若适用于CMOS/TTL系列计数器的控制电路，则仅需将CP端接FF2的CI和G5，同时经G2接FF1的CI和R端。
6.一种根据权利要求1所述的任意进制计数器标准时序信号构成方法而设计的新型标准任意进制的计数器芯片，由触发器、或门、与门、或非门及与或非门构成，可单独使用构成N进制(2≤N≤16，或2≤N≤10)，也可多片连接构成任意N进制，其特征在于在新型标准任意进制的计数器芯片中，计数器与终止数对应取1的Q端接T1-T7(或T1-T4)，取O的Q端接T1-T4；多片连接时将各计数器CP、RD、LD、E端对应相接。
7.根据权利要求6所述的任意进制计数器标准时序信号构成方法而设计的新型标准任意进制的计数器芯片，其特征在于CP端接FF4的R端和G1；G1的输出接FF0-FF4的CI端和G9；E接G1和G5；R/S接G6，并经G4接G7；G5的输出接G6、G7；G6、G7的输出接G8，同时作为本计数器的RD、LD信号并引出；G8的输出作为N进制借位信号端BO引出。T1-T4接G3；T1-T4接G2,G2输出接G3,G3的输出接FF4的JK端；FF4的Q端接G5。
8.根据权利要求6所述的任意进制计数器标准时序信号构成方法而设计的新型标准任意进制的计数器芯片，其特征在于CP端接G23经G2接FF0-FF3的CI端；E接G5、G18，并接计数器部分的G6-G9；R/S接G3，并经G1接G4；T1-T4接G18；G18的输出接G23、G24，并作为进位信号CO引出；G23、G24的输出分别接基本触发器中的G25、G26；G25的输出接G5；G5的输出接G3、G4；G3、G4的输出分别作为本计数器的RD、LD信号并引出。
9.根据权利要求6所述的任意进制计数器标准时序信号构成方法而设计的新型标准任意进制的计数器芯片，图7的G19、G20、G14对应图8的G3、G4、G16其(图7)特征在于CP端接FF4的R端和G22，并经G1接FF0-FF4的CI端；E接G14、G20和G21、G25；T1-T4接G14,G14的输出接G22、G23、FF4的JK端，并作为进位信号引出；G22、G23的输出分别接基本触发器中的G24、G25；G24的输出作为本计数器的置数信号LD送计数部分并引出；FF4的Q端接G20；G20的输出接G19；G19的输出作为清零信号RD接计数部分FF0-FF3的R端，并引出。
全文摘要
本发明属于数字电子技术领域,涉及一种理论与实际相统一的任意进制计数器标准时序信号的构成方法及其控制电路和新型计数器芯片电路。应用本发明方法,根据不同的需要可设计出多种产品,其共同的优越性是:解决了实际与理论不符的问题,控制电路芯片可与现行常用的各类计数芯片直接配合使用;新型计数器芯片扩大了现有计数器的应用功能,进位制灵活,使用方便,减少系统器件数目,降低计数器成本,同时新产品在工艺上不增加任何难度。
文档编号H03K23/40GK1303175SQ00135469
公开日2001年7月11日 申请日期2000年12月26日 优先权日2000年12月26日
发明者罗正文 申请人:中国人民解放军第二炮兵工程学院技术开发中心