专利名称：混合带通与基带δ－σ调制器的制作方法
技术领域：
本发明一般涉及电信号的数字编码，尤其涉及Δ-∑调制器。
背景技术：
为了利用CMOS数字信号处理技术的优点，希望能以高精度对天线或变换器等源附近的带通信号，即射频(RF)或声学信号作数字转换，并在集成电路上实现模/数(A/D)转换。Δ-∑调制器已成为实施模/数转换的常用结构，因为它能获得高的精度，如大于10位，且无需高容差元件。
虽然Δ-∑调制器通常构成一种离散时间系统，但是另一类Δ-∑调制器(本发明将包括在内)可以工作为连续时间系统。参照图6，在连续时间调制器中，时间采样操作发生在调制器环路401里的模/数转换单元406内。这样，包括环路滤波器404在内的一部分调制器环路401就工作成连续时间电路316，而不是工作成离散时间电路317。这与离散时间调制器相反，如图7所示，时间采样操作发生在调制器401前面的采样保持电路318中。因此，在离散时间系统中，整个调制器环路工作成离散时间电路317。然而，将时间采样操作推入噪声整形环路，如在图6中，导致调制器的工作速度高得多，结果能对更宽的带宽作数字转换。因此，尽管本发明可对低频应用实施成作为离散时间系统来工作，但是最好还是把本发明构成一种连续时间系统。
连续时间Δ-∑ A/D转换器15的一般结构示于图8。该转换器15在输入端接收模拟信号400，并把该信号供给Δ-∑调制器电路401。信号400在输入Δ结402与反馈信号411有差别而形成误差信号403。于是，得到的误差信号经环路滤波器404处理而实现∑功能。环路滤波器404一般构成为积分器或一连串积分器，对环路中A/D转换器406引入的量化噪声作噪声整形，由此实现精度极高的信号转换。环路滤波器404可能相当复杂，因为它可以包含来自数/模转换器410的多个反馈通路，还可能包含前馈通路。环路滤波器404执行低通或带通功能。执行低通功能时，形成的调制器称为基带Δ-∑调制器；执行带通功能时，该调制器称为带通Δ-∑调制器，而且这类滤波器通常用谐振器构成。环路滤波器404的输出由低位(一般为1-4位)A/D转换器406采样，后者的输出407通过数/模(D/A)转换器410回馈给输入Δ结402，而且还供给数字信号处理(DSP)电路408，以在输出端416恢复高度精密的数字信号。采样时钟414对A/D 406和D/A 410转换器提供时序信号，放大器412对提供给D/A转换器410的时钟信号实行缓冲或延迟。
Δ-∑结构以前一直应用于音频信号，但随着半导体工艺的迅速增长，Δ-∑结构现在已应用于射频(RF)信号，普通模拟RF信号处理电路正被数字电路取代。A/D转换器在这种进步中一直是受限制的技术，近年为改进这种技术已作出了努力。已经推出若干采样超过1GHz的Δ-∑调制器，尽管这类器件的精密度仍低于大多数RF系统所需的精度。
参照图9，图示的典型基带Δ-∑调制器401是应用于RF下变频电路链16的Δ-∑调制器，下变频电路16应用了低中频(IF)转换方案。图9中，与图8相同的电路部分用同样的标号表示，不再重述。调制器401里的环路滤波器图示为低通滤波器462。应用单一的基带，Δ-∑调制器在混频前先要作花费大的镜像抑制滤波452、456。要求附加滤波的理由在于，在一般基带调制器中，要抑制相反的边带要求，否则会漏入所需的边带而劣化信号。抑制反边带所需的滤波器一般很昂贵，通常不能将该滤波器集成在芯片上。图9中，把这种附加滤波放在Δ-∑调制器401之前，图示为输入天线450接收的信号，并进而通过第一带通滤波器452、放大器454再是第二带通滤波器456，第二带通滤波器456的输出信号是下变频混频器458以来自本振器470的信号转换的频率。
应用两个基带Δ-∑调制器的另一种RF下变频方案，是图10所示的镜像抑制结构17。在RF输入信号从输入天线500传输通过前置滤波502与放大504后，用一正交单边带镜像抑制混频器519对复合基带或低IF信号建立同相(I)和正交(Q)信道。这些信道经两个同步基带Δ-∑调制器510、520采样而产生输出Q与I信号514、532，并被送给数字信号处理器(未示出)作信号恢复。一个边带至另一边带的泄漏由-90度偏移电路516的相位误差和两信道Q与I之间模拟电路的任何幅值或相位偏差决定。在现有的半导体工艺水平下，能获得-30dB的边带漏泄，这就把前置滤波器镜像抑制要求减少了30dB(还可构制一种直接转换结构，其中将本振器置于频带中心，但信号转换精密度则限于约30dB)。
第三种常用结构是在RF下变频电路链18中应用带通Δ-∑调制器560，如图11所示。该结构类似于图9的基带结构，不过环路滤波器558、低通滤波器由带通滤波器取代，这利于RF信号的直接采样而无需模拟下变频混频。Δ-∑调制器560的输出556供给数字下变频混频器580，对基带信号形成Q与I信道564、566。以功能块585表示的本振器一般以采样时钟592的1/4频率工作。于是，输出Q与I信道564、566传给数字信号处理器而恢复该数字信号。该结构的优点是在数据转换器和某种放大504前面只要求一个低质量的带通滤波器552。
在数字下变频混频器电路580中，本振器执行块585表示的功能(cos2πft)，f为本振器频率，t为时间。在采样时域中，值t用值n/fs代替，n是样本数，fs为采样钟速。一般希望将本振器速率保持为1/4采样时钟频率，目的在于提供结构更加简洁的混频器，下面就清楚了。当本振器速率保持为1/4采样速率时，值f可用值fs/4代替，fs是采样速率。这样就形成函数 ，简化为(cosπn/2)。对样本数n代入值0，形成(cos0)等于1。n＝1，函数(cosπ/2)等于0；n＝2，函数(cosπ)等于-1；而n＝3，函数为(cos3π/2)等于0。对后续的n值重复1、0、-1、0的样式，由于值0、1与-1全都用2位表示，所以简化了混频器的实施。大多数带通Δ-∑调制器的设计都使数字本振器以1/4采样速率工作。
构建的宽带带通Δ-∑调制器尽管采样速率接近或超过1GHz，但是性能一直限于接近60dB动态范围，带宽约25MHz。然而，某些应用场合要求动态范围超过100dB，在生产环境中构建这样的结构有若干具体问题。首先，环路滤波器相当复杂，而且要用若干调谐电路实现谐振器要求的中心频率与品质因数。其次容许的环路延迟远远小于基带调制器的延迟。环路延迟是对环路中的A/D转换器计时、让数据稳定并由D/A转换器把该数据锁回输入端所花的时间。环路的相位边际通过调节积分器的单位增益频率而得到，降低单位增益频率，可得到更大的相位边际，而相位边际更大，可容许更大的环路延迟。在基带调制器中，环路延迟可达t/(2Fs)，Fs为采样时钟频率。然而，在带通调制器中，即使以1/(10Fs)的环路延迟也极难稳定调制器，因为这类器件没有控制稳定性的积分器。例如，假定带通滤波器工作于1/4采样速率，要直接采样1GHz的RF信号，就要求时钟速率为4GHz，带通环路滤波器为1GHz。使用1/(10Fs)的环路延迟要求，则4GHz采样时钟将要求环路延迟小于25psec，以当今的技术几乎是不可能的。频率更高，则问题更大。
在本领域内，曾有人报道过利用Δ-∑调制器改进IF与RF带通信号恢复的各种努力。如Gailus等人在美国专利No.4,857,928中称，当用混频器将带通信号加给Δ-∑A/D转换器以前先下移至基带范围时，就变得难以区分该信号期望的0Hz分量与已得到附属于该信号的不需要的DC偏移。为此，Gailus等人将其混频器输出馈给连续时间Δ-∑调制器，该调制器在其反馈通路中含一附加的DC校正电路。他们的Δ-∑调制器接收混频器输出，对该信号作滤波，然后在将结果送给量化器之前，从上一样本中减去该DC分量。
Puckette，IV等人在美国专利No.4,888，557中称，应用Δ-∑调制器的另一个限制是A/D转换器一般要求以四倍于目标信号的频率起作用。Puckette，IV等人说，可将这种高时钟速率降至4f/2n+1，这里f是目标信号的频率，n为整数0、1、2等等，只要n不引起频谱混淆。
Jensen等人的美国专利No.5,729,230提出一种适于同高达1GHz信号操作的Δ-∑调制器。Jensen等对电压/电流转换器提供收到的信号而构成一种电流基Δ-∑转换器。将收到的信号供给可调谐振器，该谐振器的输出送给量化器，而量化器的输出在回馈给输入端前先送给D/A转换器。构制一个可调谐振器，他们的Δ-∑调制器就能起到带通A/D转换器与基带A/D转换器的双重作用。
Hulkko等人的美国专利No.5,734,683揭示的一种结构，适合于基带Δ-∑转换器与中频信号联用，Hulkko等人称，这适用于无线电话应用。Hulkko等人用切换电容器开关元件构成混频器与自动增益控制电路两者，据称减少了要求的元件数。
本发明的一个目的是提供一种Δ-∑调制器，它结合了基带Δ-∑调制器和带通Δ-∑调制器二者的优点，形成一种包括的环路滤波器更简单且更容许环路延迟的调制器，也不要求昂贵的前置滤波。
本发明的另一个目的是提供一种功耗更低、A/D转换器时钟速率减小且时钟取十分之一方法简便的Δ-∑调制器。
发明内容
以上目的由一种Δ-∑调制器实现，该调制器在其正向通路中有一个下变频混频器电路，在其反馈通路中有一上变频混频器电路。调制器包括有两只元件的环路滤波器、下变频混频器前面的带通滤波器和下变频混频器后面的低通滤波器。混频电路可以构制成有同相与正交通路的单边带混频器。在这种调制器中，正交混频器后面的环路滤波器有两只低通滤波器，一只用于同相通路，另一只用于正交通路。反馈也有两条通路，它们在上变频混频器中复合，产生回馈给输入端的模拟信号。这类调制器有大量配置方案，包括对基带环路滤波器和带通环路滤波器部分有多条中间反馈通路。另外，可用已知的方法将这种调制器构成级联型结构。调制器中ADC的数字输出代表基带信号，像常规Δ-∑调制器结构一样，可用数字信号处理方法取其1/10。
这样，本发明得到的混合带通与基带Δ-∑调制器，既具有带通Δ-∑调制器的某些优点，如前置滤波更简单，又具有基带Δ-∑调制器的某些优点，如充足的环路延迟补偿。其它优点还包括功耗低和镜像抑制强。低功耗只要求一级线性化的大电流级就可实现，与通带Δ-∑调制器相似。与之相比，在图10中，已有技术的正交基带结构则要求两个大电流混频器和两个大电流Δ-∑输入级。在本发明结构中，环路内混频器的线性度要求量减少约为环路滤波器第一部分在有关带宽内提供的增益倍数。本发明改进的镜像抑制是将混频操作移入该环路而实现的。环路诸正交通路间的增益与相位失配误差主要对量化噪声而不是对信号起作用，因而减小了失配误差的影响，还降低了对前置滤波器的要求。
图1是本发明双边带混合带通与基带Δ-∑调制器实施例的框图。
图2是本发明单边带混合带通与基带Δ-∑调制器实施例的框图。
图3是图2带减采样速率电路的实施例的框图。
图4是图3中本发明实施例的第一实施方案。
图5是图3中本发明实施例的第二实施方案。
图6是已有技术的连续时间Δ-∑调制器的框图。
图7是已有技术的离散时间Δ-∑调制器的框图。
图8是已有技术的一般Δ-∑A/D转换结构的框图。
图9是已有技术应用基带Δ-∑调制器的RF接收系统的框图。
图10是已有技术应用镜像抑制Δ-∑调制器的RF接收系统的框图。
图11是已有技术应用带通Δ-∑调制器的RF接收系统的框图。
实施本发明的较佳模式参照图1，本发明的第一实施例是一种双边带混合带通与基带Δ-∑调制器25，包括正向通路中的下变频混频器电路30和反馈通路中的上变频混频器电路38。天线20接收的输入RF信号在输入该调制器之前，先行进通过某种前置滤波电路22和低噪声放大器24。调制器25的第一电路是输入Δ结26，其中输入信号21与反馈信号23之差形成误差信号29，该误差信号29供给带通噪声整形滤波器28，再供给下变频混频器30，该信号与来自本振电路的信号混频，本振器45以1/4采样时钟频率工作。由于这是一种双边带混频器，所以低IF信号要用昂贵的前置滤波22消除RF的反边带。然后，来自下变频混频器30的信号通过低通噪声整形滤波器32积分而产生高度精密的低IF信号。接着，该信号由产生数字信号63的A/D转换器34量化，并供给数字信号处理器60作提取1/10与信号恢复。数字信号63还回馈给反馈通路中的上变频混频器38，信号在其中与来自第二本振器90的信号混频，构成前述那样的序列[1，0，-1，0]。于是，上变频混频器38产生一信号并送给数/模转换器50，而后者的模拟输出是回馈给输入Δ结26的反馈信号23。
采样时钟46对调制器25提供时序信号，该时钟信号供给A/D转换器34，并提供给缓冲器48后面的D/A转换器50。混频器30的模拟本振器从偏离采样时钟46的除四电路45引出。混频器38的数字本振器用块90的功能(cosnπ/2)构建，也工作于1/4采样时钟频率。如前所述，为了简化混频电路的构建，通常希望本振器工作于1/4采样速率。然而，根据具体应用情况，其它频率也可用于本振器频率。模/数转换器34和D/A转换器50以时钟全速率计时。
参照图2，本发明的第二实施例是一种单边带混合带通与基带Δ-∑调制器125。如在图1的双边带实施例中一样，在调制器125之前，天线20接收的输入RF信号在输入调制器125以前，先传输通过某种前置滤波电路22和前置放大器24。然而，对前置滤波的要求不像图1双边带实施例要求的那么紧迫。调制器125的第一电路是输入Δ结26，其中输入信号21与反馈信号23之差形成误差信号29，该信号供给带通滤波器28。于是，带通滤波器28的输出供给下变频混频器30，后者将该信号转换成低IF，形成由正交(Q)27与同相(I)31信道组成的复合信号。这些信道都通过低通滤波器32、33和模/数转换器34、35处理，然后将得到的输出信道Qout36与Iout37供给数字信号处理器60作取1/10滤波和信号恢复。输出信道Qout36与Iout37还回馈给反馈通路里的正交上变频混频器38，后者把该复合数字低IF信道转换为数字带通信号。根据正交上变频混频器38的输出49，再把该数字带通信号供给数/模转换器50，后者将数字带通信号转换成模拟带通反馈信号23，并回馈给输入Δ结26。
参照图3，图2的单边带调制器实施例示成配有减采样速率电路。在图3的调制器325中，模/数转换器34与35以一半主控时钟速率工作，而D/A转换器以主控时钟全速率工作。当本振器工作于1/4采样时钟频率时，采样速率的这种减小是可行的。如前所述，数字本振器序列在I信道中为[1，0，-1，0]，在Q信道中为
，因而图3上变频混频器的输出为[Iout(1)Qout(2)，-Iout(3)，-Qout(4)，……]。注意，任一信道中的每种其它采样都被废弃，因而A/D转换器34与35的采样速率可减小二倍。这些A/D转换器可以不同的时钟相位采样，以产生所需的输出[Iout(1)，Iout(3)，……]和[Qout(2)，Qout(4)，……]，或者以同相采样，因而要求I信道作适当延迟。这一延迟53必须在向上采样52之后有效地出现在反馈通路中，并在调制器325和向上采样52之后出现在输出通路中。上变频反馈电路67还原成简单的逻辑。输出通路电路68可被吸入DSP60而无需花费附加电路的费用。降低采样速率在实施中具有优点，如低功率操作和/或更快的操作总速率，因而A/D电路允许的稳定时间更长。
参照图4，图3所示本发明实施例构制的是一种第三阶单边带混合带通与基带Δ-∑调制器725。该调制器725有一谐振器28和两条两个环路公用的反馈通路。于是，利用镜像抑制混频器30将环路分成两条信道27与31。各信道27与3 1独立的积分器32与33接在镜像抑制混频器30后面作进一步的噪声整形和稳定度控制。如在前述实施例中一样，输入信号21供给输入Δ结26并与反馈信号23求差。来自输入Δ结26的输出29供给谐振器28，然后在第二Δ结96与来自第二反馈环路的第二反馈信号93求差。Δ结96的输出供给正交混频器30，后者通过使该信号与来自本振器45带-90度相位偏差18的信号混频而产生基带信号的正交信道Q27和同相信道I31，对中频IF作下变频。正交混频器30可以将其输入信号交替下变频至基带，不过下变频至低IF更佳，因为这样避免了0Hz分量，减小了镜像抑制问题。Q信道27供给第一积分器32，后者执行低通功能并作噪声整形。然后把积分器32的输出供给A/D转换器34，把该信号转换成数字基带信号Qout36。I信道环路的工作方式与Q信道环路相似，只是与Q信道有90度相位差。I信道31供给第二积分器33，然后该信号供给A/D转换器35转换成数字基带信号Iout37。数字基带输出信道Qout36与Iout37构成调制器的输出，再提供给输出通路中的减采样速率补偿电路68。输出通路包括两个51、52的向上采样，I信道37中有单元延迟53。接着，将这些信道供给数字信号处理器60作取1/10。这些信道还供给反馈通路中的所述上变频电路67。上变频电路67的输出49分成两条反馈通路，一条通路经D/A转换器94与增益元件69提供，在第二Δ结96形成反馈信号93；另一条通路路径D/A转换器50提供，在输入Δ结26形成反馈信号23。
图4的调制器725利用了镜像抑制混频器30节能的优点，这是在它前面设置谐振器28实现的。谐振器28的中心频率几乎位于通带内任何一点，且其品质因数较低(10～25)，只要在有关带宽内有足够的增益。这样在制造和温度漂移与其它环境因素中允许谐振器有大的变化。谐振器增益将混频器所需的第三阶相交点IP3减少的量约为该谐振器的增益倍数。
本发明单边带实施例的另一实施方案示于图5，它是第四阶单边带混合带通与基带Δ-∑调制器825。一般而言，本发明类别更高的实施方案能更好地抑制量化噪声，因而该方案是第四阶电路，是本发明较佳的实施例。另外，本发明的其它实施方案可形成甚至阶更高的电路，但是这些电路更难以稳定。图5的调制器825类似于图4调制器的第三阶结构，只是在各环路中加了额外的积分器和额外的反馈通路。参照图5，输入信号21在输入Δ结26与反馈信号23差分后，得到的信号29送到谐振器28，后者的输出在第二Δ结96与第二反馈信号93差分，输出供给混频器30而下变频为低IF。信道Q27和I31供给各自的积分器32、33作噪声整形，接着把信道提供给分离的同等局部反馈环路，各信道在各自的局部Δ结70、80与各自的局部反馈信号123、133差分，它们的输出供给各自的第二积分器72，82。每对积分器32、72和33、82同反馈通路一起提供低通响应特性，积分器72和82的每个输出供给各自的A/D转换器34、35，形成数字基带信道Qout36和Iout37。上采样逻辑电路68接收Iout和Qout信道36、37，由51、52二者对它们作上采样，I信道37有单位延迟53。上采样逻辑电路68的输出供给数字信号处理器60作1/10提取。调制器输出36、37还回馈给上变频电路67而产生数字带通信号，该信号供给数/模转换器50，由后者提供模拟带通反馈信号23。该数字带通信号还供给带增益单元69的D/A转换器94而提供模拟带通反馈信号。另外，这些输出信道36、37还供给各局部反馈环路中带增益单元69的局部D/A转换器76、86，对每个局部反馈环路提供局部反馈信号123、133。
图5的第四阶单边带混合结构，对于指定的时钟速率而言，性能上的提高在于增大了带宽和/或改进了信噪与失真比SIND。而且，由于进一步抑制了空闲音，还改善了无乱真动态范围(SFDR)。
本发明的混合带通与基带Δ-∑调制器电路可用CMOS或BiCMOS工艺实施，对于VHF、L与S波段通信和雷达系统的应用，硅锗(SiGe)BiCOMS是优选工艺。另外，CMOS工艺还可应用于频率较低的场合，如声纳与超声和其它声学应用场合。
在诸附图中，混频器38被图示为D/A转换器50前面的数字混频器，但混频器38同样可以是接在D/A转换器50与94后面的模拟混频器。在单边带混合带通与基带Δ-∑调制器具有同相和正交上变频混频器的情况下，D/A转换器50可以复用正交Q信道36和同相I信道37，将各反馈Q与I信道独立地转换成各自的模拟Q信号分量与模拟I信号分量。模拟Q信号分量将耦合至正交上变频混频器，而模拟I信道分量将耦合至同相上变频混频器，正交与同相混频器的输出相加后形成实际的模拟反馈信号。或者，可将D/A转换器50构成第一与第二D/A转换器组件，第一D/A转换器组件将正交Q信道36耦合至正交上变频混频器，第二D/A转换器将同相I信道37耦合至同相上变频混频器，同样地，两混频器相加后产生实际的模拟反馈信号。
按照条约第19条的修改根据PCT条约19(1)条修改的声明申请人修改了权项1，以便合并权项2中反馈通路中把上变频混频器置于DAC前面的限制。这与国际检索报告(Yasuda等和Waterloo大学)提供的已有技术不同，因为这两份参考文献揭示的Δ-∑调制器中，上变频混频器在反馈通路中置于DAC后面。因此，在本发明中，上变频混频器是一种数字上变频混频器，而在引证的已有技术中，上变频混频器是模拟上变频混频器。权项2与3已被删除。
申请人还删除了权项18～64，主要是为了在公布前和继而进入PCT国家阶段之前，减少申请的权项数量。
按照条约第19条的修改1.一种Δ-∑调制器，其特征在于包括接收输入信号的输入节点；带前馈输入与前馈输出的前馈通路；带反馈输入与反馈输出的反馈通路，所述前馈输出耦合至所述反馈输入，用于产生沿所述反馈通路传至所述反馈输出的反馈信号；第一Δ结，用于对所述输入节点与所述反馈输出的信号内容作差分，并将差分结果耦合至所述前馈输入，以产生沿所述前馈通路传至所述前馈输出的前馈信号；所述前馈通路具有下变频混频器和模/数转换器ADC，所述下变频混频器将所述前馈信号沿频谱移至较低的载频，所述ADC对所述前馈信号作数字转换，并将转换结果置于所述前馈输出；所述反馈通路具有上变频混频器和数/模转换器DAC，所述上变频混频器将所述反馈信号沿频谱移至更高的载频，所述DAC将所述反馈信号转换至模拟域，所述上变频混频器在所述反馈通路中位于所述DAC前面。
2.如权利要求1所述的Δ-∑调制器，其特征在于，所述Δ-∑调制器构成一连续时间系统。
3.如权利要求1所述的Δ-∑调制器，其特征在于，所述Δ-∑调制器构成一离散时间系统。
4.如权利要求1所述的Δ-∑调制器，其特征在于，所述前馈通路还包括一信号整形滤波器，用于对所述前馈信号的噪声分量整形。
5.如权利要求4所述的Δ-∑调制器，其特征在于，所述信号整形滤波器是一低通滤波器，且在所述前馈通路中置于所述下变频混频器后面。
6.如权利要求1所述的Δ-∑调制器，其特征在于，所述前馈通路中在所述下变频混频器前面还包括一带通滤波器。
7.如权利要求1所述的Δ-∑调制器，其特征在于，在所述前馈通路中还具有控制所述ADC的采样时钟，在所述反馈通路中也具有控制所述上变频混频器的第一局部时钟，所述第一局部时钟的频率基本上等于1/4所述采样时钟的频率。
8.如权利要求6所述的Δ-∑调制器，其特征在于，所述前馈通路中还具有控制所述下变频混频器的第二局部时钟，所述第二局部时钟的频率基本上等于1/4所述采样时钟的频率。
9.如权利要求1所述的Δ-∑调制器，其特征在于，所述反馈通路中还具有控制所述DAC的采样时钟，所述前馈通路中还具有控制所述ADC的局部时钟，所述局部时钟的频率基本上等于1/2所述采样时钟的频率。
10.如权利要求1所述的Δ-∑调制器，其特征在于，所述下变频混频器是一种产生同相信道与正交信道的单边带下变频器。
11.如权利要求10所述的Δ-∑调制器，其特征在于，所述前馈通路中的所述ADC包括同相ADC与正交ADC，所述同相ADC耦合至所述同相信道，所述正交ADC耦合至所述正交信道。
12.如权利要求11所述的Δ-∑调制器，其特征在于，所述反馈通路中的所述上变频混频器是一单边带上变频器，具有同相上变频混频器元件、正交上变频混频器元件和将所述同相与正交上变频混频器元件的输出求和的相加节点，所述同相ADC的输出耦合至所述同相上变频混频器元件的输入，而所述正交ADC的输出耦合至所述正交上变频混频器元件的输入。
13.如权利要求1所述的Δ-∑调制器，其特征在于，还具有第二Δ结、第二DAC和一谐振器，所述第二DAC耦合成接收来自所述反馈通路的所述反馈信号，所述第二Δ结接收带通输入信号并将它与所述第二DAC的输出作差分，所述第二Δ结的输出耦合至所述谐振器，所述谐振器在所述输入节点产生所述输入信号。
14.如权利要求4所述的Δ-∑调制器，其特征在于，所述信号整形滤波器包括多个积分器，各积分器具有各自起自所述ADC输出的局部反馈通路。
15.如权利要求1所述的Δ-∑调制器，其特征在于还包括第二Δ结点、噪声整形滤波器和局部DAC，所述第二Δ结对所述前馈信号与所述局部DAC的输出作差分，所述第二Δ结的输出耦合至所述噪声整形滤波器，所述ADC对所述噪声整形滤波器的输出作量化与数字化，所述ADC的输出耦合至所述前馈输出和所述局部DAC的输入。
权利要求
1.一种Δ-∑调制器，其特征在于包括接收输入信号的输入节点；带前馈输入与前馈输出的前馈通路；带反馈输入与反馈输出的反馈通路，所述前馈输出耦合至所述反馈输入，用于产生沿所述反馈通路传至所述反馈输出的反馈信号；第一Δ结，用于对所述输入节点与所述反馈输出的信号内容作差分，并将差分结果耦合至所述前馈输入，以产生沿所述前馈通路传至所述前馈输出的前馈信号；所述前馈通路具有下变频混频器和模/数转换器ADC，所述下变频混频器将所述前馈信号沿频谱移至较低的载频，所述ADC对所述前馈信号作数字转换，并将转换结果置于所述前馈输出；所述反馈通路具有上变频混频器和数/模转换器DAC，所述上变频混频器将所述反馈信号沿频谱移至更高的载频，所述DAC将所述反馈信号转换至模拟域。
2.如权利要求1所述的Δ-∑调制器，其特征在于，所述上变频混频器在所述反馈通路中置于所述DAC前面，而且是一数字上变频混频器。
3.如权利要求1所述的Δ-∑调制器，其特征在于，所述上变频混频器在所述反馈通路中置于所述DAC后面，而且是一模拟上变频混频器。
4.如权利要求1所述的Δ-∑调制器，其特征在于，所述Δ-∑调制器构成一连续时间系统。
5.如权利要求1所述的Δ-∑调制器，其特征在于，所述Δ-∑调制器构成一离散时间系统。
6.如权利要求1所述的Δ-∑调制器，其特征在于，所述前馈通路还包括一信号整形滤波器，用于对所述前馈信号的噪声分量整形。
7.如权利要求6所述的Δ-∑调制器，其特征在于，所述信号整形滤波器是一低通滤波器，且在所述前馈通路中置于所述下变频混频器后面。
8.如权利要求1所述的Δ-∑调制器，其特征在于，所述前馈通路中在所述下变频混频器前面还包括-带通滤波器。
9.如权利要求1所述的Δ-∑调制器，其特征在于，在所述前馈通路中还具有控制所述ADC的采样时钟，在所述反馈通路中也具有控制所述上变频混频器的第一局部时钟，所述第一局部时钟的频率基本上等于1/4所述采样时钟的频率。
10.如权利要求8所述的Δ-∑调制器，其特征在于，所述前馈通路中还具有控制所述下变频混频器的第二局部时钟，所述第二局部时钟的频率基本上等于1/4所述采样时钟的频率。
11.如权利要求1所述的Δ-∑调制器，其特征在于，所述反馈通路中还具有控制所述DAC的采样时钟，所述前馈通路中还具有控制所述ADC的局部时钟，所述局部时钟的频率基本上等于1/2所述采样时钟的频率。
12.如权利要求1所述的Δ-∑调制器，其特征在于，所述下变频混频器是一种产生同相信道与正交信道的单边带下变频器。
13.如权利要求12所述的Δ-∑调制器，其特征在于，所述前馈通路中的所述ADC包括同相ADC与正交ADC，所述同相ADC耦合至所述同相信道，所述正交ADC耦合至所述正交信道。
14.如权利要求13所述的Δ-∑调制器，其特征在于，所述反馈通路中的所述上变频混频器是一单边带上变频器，具有同相上变频混频器元件、正交上变频混频器元件和将所述同相与正交上变频混频器元件的输出求和的相加节点，所述同相ADC的输出耦合至所述同相上变频混频器元件的输入，而所述正交ADC的输出耦合至所述正交上变频混频器元件的输入。
15.如权利要求1所述的Δ-∑调制器，其特征在于，还具有第二Δ结、第二DAC和一谐振器，所述第二DAC耦合成接收来自所述反馈通路的所述反馈信号，所述第二Δ结接收带通输入信号并将它与所述第二DAC的输出作差分，所述第二Δ结的输出耦合至所述谐振器，所述谐振器在所述输入节点产生所述输入信号。
16.如权利要求6所述的Δ-∑调制器，其特征在于，所述信号整形滤波器包括多个积分器，各积分器具有各自起自所述ADC输出的局部反馈通路。
17.如权利要求1所述的Δ-∑调制器，其特征在于还包括第二Δ结点、噪声整形滤波器和局部DAC，所述第二Δ结对所述前馈信号与所述局部DAC的输出作差分，所述第二Δ结的输出耦合至所述噪声整形滤波器，所述ADC对所述噪声整形滤波器的输出作量化与数字化，所述ADC的输出耦合至所述前馈输出和所述局部DAC的输入。
18.一种Δ-∑调制器，其特征在于包括接收输入信号的输入节点；一前馈通路，具有前馈输入、同相前馈输出和正交前馈输出，其中前馈输入用于接收沿所述前馈通路传播的前馈信号，所述前馈通路还包括a)具有同相下变频混频器元件与正交下变频混频器元件的单边带下变频混频器，所述正交下变频混频器元件与所述同相下变频混频器元件异相，所述单边带下变频器将所述前馈信号加给所述同相与正交两个下变频混频器元件，每个所述同相与正交下变频混频器元件将所述前馈信号沿频谱移至第一预定载频，所述同相混频器元件的输出耦合至所述同相前馈输出，所述正交混频器元件的输出耦合至所述正交前馈输出；b)噪声整形电路组件，用于对所述前向传播信号的噪声分量整形；c)模/数转换器ADC电路组件，用于对所述前馈信号作数字化；具有反馈输出、同相反馈输入和正交反馈输入的反馈通路，所述同相前馈输出耦合至所述同相反馈输入，所述正交前馈输出耦合至所述正交反馈输入，所述同相与正交反馈输入接收沿所述反馈通路传到所述反馈输出的合成反馈信号；所述反馈通路还具有i)单边带上变频混频器，其同相上变频混频器元件耦合至所述同相反馈输入，其正交上变频混频器元件耦合至所述正交反馈输入，而其相加结耦合至所述同相与正交上变频混频器元件的输出，所述正交上变频混频器元件与所述同相上变频混频器元件异相，所述单边带上变频混频器将所述合成反馈信号沿频谱移到等于输入载频的第二预定载频；ii)数/模转换器DAC电路组件，用于将所述合成反馈信号转换到模拟域；和第一Δ，用于对所述输入节点与所述反馈输出的信号内容作差分，并将差分结果耦合至所述前馈输入，以产生沿所述前馈通路传播的所述前馈信号。
19.如权利要求18所述的Δ-∑调制器，其特征在于，所述第二预定载频等于输入信号的载频。
20.如权利要求18所述的Δ-∑调制器，其特征在于，所述第一预定载频低于所述第二预定载频。
21.如权利要求18所述的Δ-∑调制器，其特征在于，所述前馈输入接收的所述前馈信号是一带通信号，所述单边带下变频混频器将所述前馈信号转换成基带信号。
22.如权利要求18所述的Δ-∑调制器，其特征在于，所述前馈输入接收的所述前馈信号是一带通信号，所述单边带下变频混频器将所述前馈信号转换成IF信号。
23.如权利要求22所述的Δ-∑调制器，其特征在于，所述带通信号是一RF信号，而所述IF信号的载频低于所述RF信号。
24.如权利要求18所述的Δ-∑调制器，其特征在于，所述单边带上变频混频器在所述反馈通路中位于所述DAC电路组件前面，而且是一种数字单边带上变频混频器。
25.如权利要求18所述的Δ-∑调制器，其特征在于，所述单边带上变频混频器在所述反馈通路中位于所述DAC电路组件后面，而且是一种模拟单边带上变频混频器。
26.如权利要求25所述的Δ-∑调制器，其特征在于，所述DAC电路组件是单个数/模转换电路，其输入耦合至所述同相反馈输入与正交反馈输入，所述单个数/模转换电路将所述同相与正交反馈输入复用到各自的同相模拟信号分量和正交模拟信号分量，所述同相模拟信号分量耦合至所述同相上变频混频器元件，所述正交模拟信号分量耦合至所述正交上变频混频器元件。
27.如权利要求25所述的Δ-∑调制器，其特征在于，所述DAC电路组件包括第一和第二数/模DAC子组件，所述同相上变频混频器元件经所述第一DAC子组件耦合至所述所述同相反馈输入，所述正交上变频混频器元件经所述DAC子组件耦合至所述正交反馈输入。
28.如权利要求18所述的Δ-∑调制器，其特征在于，所述ADC电路组件在所述前馈通路内位于所述单边带下变频混频器后面，所述ADC电路组件还包括第一与第二模/数转换器ADC子组件，每个所述第一与第二ADC子组件对其各自的输入作数字化，所述同相混频元件的输出经所述第一ADC子组件耦合至所述同相前馈输出，所述正交混频元件的输出经所述第二ADC子组件耦合至所述正交前馈输出。
29.如权利要求18所述的Δ-∑调制器，其特征在于，所述噪声整形电路组件在所述前馈通路内位于所述单边带下变频混频器后面，所述噪声整形电路还包括第一与第二滤波电路，所述同相混频元件的输出经所述第一滤波电路耦合至所述同相前馈输出，所述正交混频元件的输出经所述第二滤波电路耦合至所述正交前馈输出。
30.如权利要求29所述的Δ-∑调制器，其特征在于，所述第一与第二滤波电路均为低通滤波器。
31.如权利要求29所述的Δ-∑调制器，其特征在于，在所述前馈通路中还包括一位于所述单边带下变频混频器前面的带通滤波器，用于将所述前馈输入耦合至所述单元边带下变频混频器。
32.如权利要求29所述的Δ-∑调制器，其特征在于，所述噪声整形电路组件位于所述单边带下变频混频器与所述前馈通路内所述ADC电路组件之间，所述ADC电路组件还包括第一与第二模/数转换器ADC子组件，每个所述第一与第二ADC子组件对其各自的输入作数字化，所述第一滤波电路的输出耦合至所述第一ADC子组件的输入，所述第二滤波电路的输出耦合至所述第二ADC子组件的输入，所述同相混频元件的输出经所述第一滤波电路与所述第一ADC子组件耦合至同相前馈输出，所述正交混频元件的输出经所述第二滤波电路与所述第二ADC子组件耦合至所述正交前馈输出。
33.如权利要求18所述的Δ-∑调制器，其特征在于，还具有第二Δ结、第二DAC电路组件和一谐振器，所述第二DAC电路组件耦合成接收来自所述反馈通路的所述合成反馈信号，所述第二Δ结接收带通输入信号并将其与所述第二DAC的输出作差分，所述第二Δ结的输出耦合至所述谐振器，而所述谐振器在所述输入节点产生所述输入信号。
34.如权利要求18所述的Δ-∑调制器，其特征在于所述ADC电路组件包括第二Δ结点、第二噪声整体电路组件、量化器和局部DAC，所述第二Δ结将所述前馈信号与所述局部DAC输出作差分，所述第二Δ结的输出耦合至所述第二噪声整形电路组件，所述量化器对所述第二噪声整形电路组件的输出作量化和数字化，所述量化器的输出耦合至所述局部DAC的输入。
35.如权利要求18所述的Δ-∑调制器，其特征在于，所述噪声整形电路组件包括多个积分器，各积分器的局部反馈通路起自所述ADC电路组件的输出。
36.如权利要求18所述的Δ-∑调制器，其特征在于，还具有在所述前馈通路中控制所述ADC电路组件的采样时钟，而且还具有在所述反馈通路中控制所述单边带上变频混频器的第一局部时钟，所述第一局部时钟的频率基本上等于1/4所述采样时钟频率。
37.如权利要求36所述的Δ-∑调制器，其特征在于，还具有在所述前馈通路中控制所述单边带下变频混频器的第二局部时钟，所述第二局部时钟的频率基本上等于1/4所述采样时钟频率。
38.如权利要求18所述的Δ-∑调制器，其特征在于，还具有在所述反馈通路中控制所述DAC电路组件的采样时钟，而且还具有在所述前馈通路中控制所述ADC电路组件的局部时钟，所述局时钟的频率基本上等于1/2所述采样时钟频率。
39.如权利要求18所述的Δ-∑调制器，其特征在于，所述正交下变频混频器元件与所述同相下变频混频器元件相位差为90度。
40.如权利要求18所述的Δ-∑调制器，其特征在于，所述正交上变频混频器元件与同相上变频混频器元件相位差为90度。
41.如权利要求18所述的Δ-∑调制器，其特征在于，将所述Δ-∑调制器构制成连续时间系统。
42.如权利要求18所述的Δ-∑调制器，其特征在于，将所述Δ-∑调制器构制成离散时间系统。
43.如权利要求18所述的Δ-∑调制器，其特征在于，所述噪声整形电路组件包括一低通滤波器，并在所述前馈通路中被置于所述单边带下变频混频器后面。
44.如权利要求18所述的Δ-∑调制器，其特征在于，在所述前馈通路中还包括一置于所述单边带下变频混频器前面的带通滤波器。
45.一种Δ-∑调制器，其特征在于包括接收带通输入信号的输入节点；具有前馈输入、同相前馈输出和正交前馈输出的前馈通路，所述前馈输入用于接收沿所述前馈通路传播的前馈信号，所述前馈通路还具有a)带同相与正交下变频混频器元件的单边带下变频混频器，所述正交下变频混频器元件与所述同相下变频混频器元件异相，所述单边带下变频器对所述同轴与正交两个下变频混频器元件施加所述前馈信号，各所述同相与正交下变频混频器元件将所述前馈信号沿频谱移至第一预定载频；b)第一和第二噪声整形滤波器，所述同相混频元件的输出耦合至所述第一噪声整形滤波器的输入，所述正交混频元件的输出耦合至所述第二噪声整形滤波器输入；c)第一和第二模/数转换器ADC，所述第一噪声整形滤波器的输出经所述第一ADC耦合至所述同相前馈输出，所述第二噪声整形滤波器的输出经所述第二ADC耦合至所述正交前馈输出；具有反馈输出、同相反馈输入与正交反馈输入的反馈通路，所述同相前馈输出耦合至所述同相反馈输入，所述正交前馈输出耦合至所述正交反馈输入，所述同相和正交反馈输入接收沿所述反馈通路传播到所述反馈输出的合成反馈信号；所述反馈通路还具有i)单边带上变频混频器，其同相上变频混频器元件耦合至所述同相反馈输入，其正交上变频混频器元件耦合至所述正交反馈输入，而其相加结耦合至所述同相和正交上变频混频器元件的输出，所述正交上变频混频器元件与所述同相上变频混频器元件异相，所述单边带上变频混频器将所述合成反馈信号沿频谱移至高于所述第一预定载频的第二预定载频；ii)数/模转换器DAC电路组件，用于把所述合成反馈信号转换到模拟域；和第一Δ结，用于将所述输入节点与所述反馈输出的信号内容作差分，并将差分结果耦合至所述前馈输入，以产生沿所述前馈通路传播的所述前馈信号。
46.如权利要求45所述的Δ-∑调制器，其特征在于，所述第二预定载频等于带通输入信号的载频。
47.如权利要求45所述的Δ-∑调制器，其特征在于，所述同相和正交下变频混频器元件将所述前馈信号转换成基带信号。
48.如权利要求45所述的Δ-∑调制器，其特征在于，所述同相和正交下变频混频器元件将所述前馈信号转换成IF信号。
49.如权利要求45所述的Δ-∑调制器，其特征在于，所述第一和第二噪声整形滤波器中至少有一个包括多个积分器，各积分器各自的局部反馈通路起自各自一个所述第一和第二模/数转换器的输出。
50.如权利要求45所述的Δ-∑调制器，其特征在于，在所述前馈通路中还包括一位于所述单边带下变频混频器前面的带通滤波器，并将所述前馈输入耦合至所述单边带下变频混频器。
51.如权利要求45所述的Δ-∑调制器，其特征在于，所述第一和第二噪声整形滤波器均是低通滤波器。
52.如权利要求45所述的Δ-∑调制器，其特征在于，所述单边带上变频混频器在所述反馈通路中位于所述DAC电路组件前面，而且是一种数字单边带上变频混频器。
53.如权利要求45所述的Δ-∑调制器，其特征在于，所述单边带上变频混频器在所述反馈通路中位于所述DAC电路组件后面，而且是一种模拟单边带上变频混频器。
54.如权利要求53所述的Δ-∑调制器，其特征在于，所述DAC电路组件是单个数/模转换电路，其输入耦合至所述同相与正交两个反馈输入，所述单个数/模转换电路将所述同相和正交反馈输入复用于各自的同相与正交模拟信号分量，所述同相模拟信号分量耦合至所述同相上变频混频器元件，所述正交模拟信号分量耦合至所述正交上变频混频器元件。
55.如权利要求53所述的Δ-∑调制器，其特征在于，所述DAC电路组件包括第一和第二数/模DAC子组件，所述同相上变频混频器元件经所述第一DAC子组件耦合至所述同相反馈输入，所述正交上变频混频器元件经所述DAC子组件耦合至所述正交反馈输入。
56.如权利要求45所述的Δ-∑调制器，其特征在于，还具有第二Δ结、第二DAC电路组件和一谐振器，所述第二DAC电路组件耦合成接收来自所述反馈通路的所述合成反馈信号，所述第二Δ结接收带通输入信号并将其与所述第二DAC的输出作差分，所述第二Δ结的输出耦合至所述谐振器，而所述谐振器在所述输入节点产生所述输入信号。
57.如权利要求45所述的Δ-∑调制器，其特征在于，所述第一和第二ADC中至少有一个包括第二Δ结点、第三噪声整形滤波器、量化器和局部DAC，所述第二Δ结将所述前馈信号与所述局部DAC输出作差分，所述第二Δ结的输出耦合至第三噪声整形滤波器，所述量化器对所述第三噪声整形电路组件的输出作量化和数字化，所述量化器的输出耦合至所述局部DAC的输入。
58.如权利要求45所述的Δ-∑调制器，其特征在于，在所述前馈通路中还具有控制所述第一和第二ADC的采样时钟，而且在所述反馈通路中还具有控制所述单边带上变频混频器的第一局部时钟，所述第一局部时钟的频率基本上等于1/4所述采样时钟频率。
59.如权利要求58所述的Δ-∑调制器，其特征在于，在所述前馈通路中还具有控制所述单边带下变频混频器的第二局部时钟，所述第二局部时钟的频率基本上等于1/4所述采样时钟频率。
60.如权利要求45所述的Δ-∑调制器，其特征在于，在所述反馈通路中还具有控制所述DAC电路组件的采样时钟，而在所述前馈通路中也具有控制所述第一与第二ADC的局部时钟，所述局部时钟的频率基本上等于1/2所述采样时钟频率。
61.如权利要求45所述的Δ-∑调制器，其特征在于，所述正交下变频混频器元件与所述同相下变频混频器元件的相位差为90度。
62.如权利要求45所述的Δ-∑调制器，其特征在于，所述正交上变频混频器元件与同相上变频混频器元件的相位差为90度。
63.如权利要求45所述的Δ-∑调制器，其特征在于，将所述Δ-∑调制器构制成连续时间系统。
64.如权利要求45所述的Δ-∑调制器，其特征在于，将所述Δ-∑调制器构制成离散时间系统。
全文摘要
一种Δ－∑调制器(325),在调制电路的前向通路中有一下变频混频器电路(30),在调制器的反馈通路中有一上变频混频器(38)。调制器(325)包括有两个元件的环路滤波器,带通滤波器(28)在下变频器(30)前面,低通滤波器(32、33)在下变频器后面。该混频电路可构制成带同相与正交通路的单边带抑制混频器。在这种调制器中,正交混频器后面的环路滤波器包括两个低通滤波器(32、33),一个用于同相前向通路,另一个用于正交前向通路。反馈也有两条通路,它们在位于DAC(50)前面的正交上变频器(38)中复合,DAC(50)产生要回馈给输入的实际模拟信号(23)。这类调制器可实施成多种配置,包括对基带低通与带通环路两种滤波部分有多条中间反馈通路的结构。
文档编号H03M3/02GK1369139SQ00811292
公开日2002年9月11日 申请日期2000年6月12日 优先权日1999年8月9日
发明者M·A·莫林 申请人:爱特梅尔股份有限公司