专利名称：具有增强的分辨率的控制电压的快速斜坡上升的制作方法
技术领域：
本发明涉及用于使提供到压控装置(诸如压控晶体振荡器)的控制电压快速斜坡上升的方法和设备。
背景技术：
对于诸如蜂窝电话的无线通信移动终端，尽可能减小功率使用以便节省电池功率是主要的设计考虑。在这样的装置中电池功率的一个典型的消耗者是该装置的频率综合器，它典型地包括晶体振荡器。晶体振荡器产生受控制的参考频率，后者被使用来产生被使用于各种无线通信任务的所需要的混合的和其他的频率。正如技术上已知的，这种晶体振荡器典型地取压控晶体振荡器的形式。然而，大多数移动终端典型地按时分复用的方式进行通信，这是指当不需要晶体振荡器时有很大的空闲时间间隔。例如，移动终端在驻留在控制信道但没有参与呼叫时可能处在所谓的空闲状态。在这样的情形下，移动终端只需要晶体振荡器去检验寻呼消息，这些消息例如是每1.28秒出现一次。因此，为了节省电池功率，当不需要晶体振荡器用于通信或其他任务时，关断无线通信移动终端的晶体振荡器可能是很节约的。显然，当晶体振荡器再被接通时，希望尽可能快速地使晶体振荡器进入到正确的频率，以便减小晶体振荡器接通电源时必须的时间总量。
在大多数移动终端中，用一个10比特数字-模拟变换器(DAC)来把晶体振荡器调谐到正确的频率。10比特DAC典型地经过一个用于对来自DAC的控制输出进行滤波的滤波器网络而被连接到晶体振荡器。典型地，滤波网络设置一个较长的时间常数，以便平滑频率校正。具有长的时间常数的滤波网络的一个缺点在于，滤波的控制输出稳定下来非常慢。因此，由晶体振荡器看到的控制电压慢慢地斜坡上升，所以，晶体振荡器慢慢地达到正确的频率，因此，晶体振荡器必须尽早地被“接通，这样，当需要时，它可以处在正确的频率。
因此，一直需要一种用于产生控制电压的方法和设备，它通常保持长时间常数的优点但又允许快速斜坡上升。
发明内容
按照本发明的第一方面的、用于产生控制电压的逻辑电路包括两个DAC，这里，经常称之为斜坡上升DAC和主DAC。当需要控制电压时，例如当晶体振荡器正在被“接通”时，输入的参考电压至少被提供到斜坡DAC，优选地，被提供到斜坡DAC和主DAC。斜坡DAC根据输入参考电压和在第一(优选地短的)时间间隔内L个被提供的控制比特产生一个输出。在大多数实施例中，来自斜坡DAC的这个输出被馈送到包括一个电容的滤波器电路。来自斜坡DAC的输出使电容器充电，以及控制电压至少是部分地从由被电容器滤波的斜坡DAC输出中产生出的。当第一时间间隔结束时，输入参考电压的状态被改变，以及根据改变的输入参考电压和N个控制比特而得出的来自主DAC的输出被输入到滤波器。因此，在第一时间间隔消逝后，控制电压优选地是建立在来自主DAC的输出的基础上的。
斜坡DAC的一个目的是提供这样的一个输出，它与主DAC的输出相比，能导致对滤波器中的电容器更加加速地充电。这种具有两个DAC的安排，允许与斜坡DAC相关地采用较短的时间常数电路和与主DAC相关地采用较长的时间常数电路，从而允许控制电压快速地斜坡上升。
对于本发明，用于斜坡DAC的控制比特数(L)小于用于主DAC的控制比特数(N)。然而，正如所指出的，当第一时间间隔(例如，斜坡上升时间间隔)到时后，输入参考电压的状态被改变。采用这个方法，可以使得斜坡DAC的输出更加接近地匹配于主DAC的输出。与调节在斜坡上升时间间隔后被加到主DAC的输入参考电压相比较，通过调节在斜坡上升时间间隔期间被加到斜坡DAC的输入参考电压，该电路允许对于斜坡DAC进行大于L比特的控制模拟。因此，斜坡DAC的输出可以更接近地被“调谐”到主DAC的输出，而不用增加提供给斜坡DAC的控制比特的数目。
图1是按照本发明的控制电压产生器的实施例的示意图。
图2是对于图1的实施例的主DAC和斜坡DAC可提供的各个电压电平的逐段的比较。
具体实施例方式
下面将根据无线通信移动终端(诸如蜂窝电话，寻呼机，个人数字助理等等)描述本发明的实施例。然而，应当看到，本发明并不限于移动终端，而可以被使用于各种设备。
移动终端典型地包括晶体振荡器10，它用于提供已知的参考频率，以使用于技术上熟知的各种用途。因为晶体振荡器10在使用时汲取功率，以及因为移动终端典型地是电池供电的，所以希望使得给晶体振荡器10接通电源的时间最少。这样，通常在睡眠模式下不给晶体振荡器加上电源，以及在需要时(一般是周期地)“唤醒”晶体振荡器。为了“唤醒”晶体振荡器，将控制电压提供给晶体振荡器10。正如技术上熟知的，如果控制电压达到正确值越快，则晶体振荡器10达到正确的频率越快。本发明提供一种把快速达到正确值的控制电压加到晶体振荡器10的方法。
如图1所示，晶体振荡器10(典型地，压控晶体振荡器(VCXO))被加上来自控制电压产生器20的控制电压。控制电压产生器20包括参考电压源30，主数字-模拟变换器(DAC)40，斜坡DAC 50，滤波网络60，和参考电压调节电路70。控制电压产生器20直接地或间接地接收来自电源12的功率。典型地，这个功率是稳压后的电压。为了说明起见，参考电压源30可被看作为一个分压器网络，它包括互相串联连接的主电阻32和辅助电阻34。参考电压从被连接在两个电阻32，34之间的抽头处取出。参考电压被加到主DAC 40和斜坡DAC 50，它们被并联连接在参考电压源30与滤波网络60之间。典型地，主DAC 40是10比特DAC，这是指主DAC 40的输出电压取决于被加到主DAC 40的10比特控制字的内容。控制字的10个比特规定多个电压电平(典型地，它们处在与加到主DAC 40的参考电压有关的某个上限与下限之间)中的哪个电压电平将被主DAC 40输出。因此，主DAC 40的输出是10比特控制字和参考电压的函数。优选地，主DAC能给出大约为1mA的电流。典型地，斜坡DAC 50是8比特DAC。也就是，斜坡DAC 50的输出是由8比特控制字和加到斜坡DAC 50的参考电压规定的多个电压电平之一。优选地，斜坡DAC 50能够提供比起主DAC 40大得多(诸如10倍或更大)的电流。
DAC 40，50的输出被传送到滤波网络60。滤波网络60取这些输出，以及平滑它们，以便产生要提供到晶体振荡器10的控制信号。图1的滤波网络60包括电容器62，主电阻66，和斜坡电阻64。主电阻66被连接在电容器62与主DAC 40之间，而斜坡电阻64被连接在电容器62与斜坡DAC 50之间。
连接到参考电压源30的是参考电压调节电路70。参考电压调节电路70用来有选择地调节由参考电压源30提供的参考电压。在图1所示的实施例中，参考电压调节电路70包括调节电阻72和晶体管74。调节电阻72被连接在参考电压源30与晶体管74之间。晶体管74被连接在调节电阻72与地之间。对于图1所示的参考电压调节电路70的安排，晶体管74被配置为开路漏极输出。因此，当晶体管74被关断时，没有电流流过调节电阻72，以及参考电压由电阻32和34的分压比来确定。然而，当晶体管74被接通时，流过主电阻32的电流在调节电阻72与辅助电阻34之间分配，由此改变参考电压源30的分压比。使调节电阻72发挥作用的最终效果是把参考电压下拉一个预定的量。因此，参考电压可被看作为具有两个状态当参考电压调节电路70的晶体管74没有接通时的高状态、和当参考电压调节电路70的晶体管74接通时的低状态。可任选的电容器76或等同物可被包括在参考电压调节电路70与参考电压源30之间，以便减小在参考电压上来自电源12的噪声。
应当指出，以上的讨论为了简明起见假设了对于参考电压调节电路70的一个结构，其中参考电压调节电路70用来下拉参考电压。然而，参考电压调节电路70可以取任何的结构，包括其中使参考电压调节电路70用来上拉参考电压的结构。例如，调节电阻72可被连接到处在用于参考电压的抽头“以上的”参考电压源30，以及晶体管74可被连接到电压源(不是地)。
当不需要晶体振荡器时，控制电压产生器可被设置在睡眠状态。在睡眠状态下，主DAC 40和斜坡DAC 50优选地不被上电(uppower)，但至少不产生输出。优选地，当被禁止/不供电时，主DAC 40和斜坡DAC 50提供非常大的输出电阻，诸如300kΩ。在睡眠状态下，电容器62中的电荷耗散，以及电容62在睡眠状态结束时典型地很大量地放电。因此，被提供到晶体振荡器10的控制电压在睡眠状态期间基本上是零。优选地，晶体振荡器10被设计为当控制电压是零时，它不使用功率。应当指出，即使控制电压产生器20和晶体振荡器10可能是已睡眠的，移动终端的其他部分典型地保持激活的。
当预期将需要晶体振荡器10时，唤醒控制电压产生器20。如果不连续做下去，功率被提供到参考电压源30。另外，斜坡DAC 50是被启动的，来自斜坡DAC 50的输出被提供到由斜坡电阻64与电容器62构成的滤波电路。来自斜坡DAC 50的这个输出使得电容器62开始充电。充电的时间常数由电容器62和斜坡电阻64的电容、电阻值以及斜坡DAC 50的电流源容量确定。优选地，这个时间常数是非常小的。在由滤波网络60滤波后，来自斜坡DAC 50的电压被加到晶体振荡器10，以及晶体振荡器10开始调谐到想要的频率。
在预定的最小时间量以后，斜坡DAC 50被禁止工作，以及主DAC40被启动。当完成这个操作后，电容器62优选地被很大量地充电，诸如99％或更多的完全充电。如上所讨论的，来自主DAC 40的输出流过由主电阻66和电容器62构成的滤波电路。即使斜坡DAC 50的滤波电路(即，主电阻64加上电容器62)和主DAC 40的滤波电路(即，主电阻66加上电容器62)共享同一个电容器62，电阻64，66的电阻值优选地被选择成使得斜坡DAC 50的滤波电路在与主DAC 40的滤波电路的时间常数相比的情况下具有小得多的时间常数，诸如小10倍或更小得多。在利用斜坡DAC 50来使初始控制电压斜坡上升后，晶体振荡器10由来自主DAC 40的更精确的电压输出保持控制，以及斜坡DAC 50优选地被禁止工作。晶体振荡器10然后根据由主DAC 40提供的控制电压来运行，以及按传统的方式被使用。此后，当再次不需要晶体振荡器时，睡眠条件再次被引入，以及如有需要，这种循环就重复进行下去。
假设斜坡DAC 50是一个8比特DAC，斜坡DAC 50的输出电压可以是由8比特控制字和被提供到斜坡DAC 50上的参考电压所规定的256个(2L，在L＝8时，即28)电压电平的任一个电平。相反，主DAC 40的输出电压可以是由10比特控制字和被提供到主DAC 40的参考电压所规定的1024个(2N，在N＝10时，即210)电压电平的任一个电平。假设相同的或相似的最小值和最大值，主DAC 40的输出电压比起斜坡DAC50通常具有更精细的分度。因为使用斜坡DAC 50的目的是通过快速充电电容器62而使得控制电压的电压电平尽可能快地达到正确值，如果由斜坡DAC 50输出的电压电平能够尽可能接近于主DAC 40的电压电平，则是有利的。在最简单的安排下，10比特字的头8个比特相应于8比特字的256个电压电平，而第九和第十比特被使用来进一步划分这256电平，从而导致1024个电平。在这样的安排下，这两个DAC的电压电平在某些情形下是一致的，但粗略地说，在75％的时间是不同的。参阅图2。如图2所示，这些8比特电平与10比特电平中的每第四个电平可能不完全一致。这是因为在斜坡DAC 50和主DAC 40之间的电位的潜在的固有差别。然而，如图2所示，应当存着与每个8比特电平相对应的容易识别的10比特电平；对于这里的目的，这些电平是“相匹配”的。
为了使得斜坡DAC 50的输出电压电平更接近地与主DAC 40的输出电压电平相匹配，本发明的优选实施例选择地调节当斜坡DAC 50在使用的时间间隔期间由参考电压源30提供的参考电压。例如，参考电压调节电路70被使用来通过接通晶体管74以便产生经过电阻72到地的路径，从而暂时下拉参考电压。正如将会看到的，下拉被提供到斜坡DAC 50的参考电压，可以具有下拉由斜坡DAC 50输出的电压电平的效果。假设斜坡DAC 50的输出电压接近所述相应的范围的中间值，调节参考电压优选地具有把斜坡DAC 50的输出电压向下移动约半个步长的效果。因为晶体管74的接通或关断会影响斜坡DAC 50的输出电压的小于一个整个步长的调节，参考电压电平的调节提供模拟8比特DAC的9比特控制的能力。应当指出，这种＞8比特模拟，实际上可以由被提供到参考电压调节电路70的单个比特来实现；或替换地，该模拟可以如下面进一步描述的、通过一个以上的比特来实现。
实际上，当主DAC 40的需要的电压电平处在斜坡DAC 50的规定的8比特电平之间时，晶体管74被选择地接通。例如，如果主DAC 40的需要的电压电平与斜坡DAC 50的可提供的电平相匹配(或非常接近)，则不使用晶体管74，以及控制电压产生器20如上所述地用来快速斜坡上升控制电压，而不用调节参考电压电平。另一方面，当主DAC40的想要的电压电平处在斜坡DAC 50的规定的8比特电平之间时，斜坡DAC 50的下一个更高的电平经过适当的8比特字而被选择，以及当参考电压被提供到斜坡DAC 50时，晶体管74被接通，以便去下拉参考电压。当电压斜坡上升时间间隔后切换到主DAC 40时，晶体管74被关断，使得参考电压回到“正常”电平，斜坡DAC 50被关断，以及主DAC 40被接通。这三个动作优选地基本上同时地发生，但不一定需要，以及各个事件的具体的顺序并不关键。事实上，主DAC 40可以在斜坡DAC 50被接通的情况下接通(关断选择地调节的参考电压)；由于电路的特性，斜坡DAC 50的作用在斜坡上升期间将占主要的。然而，在关断斜坡DAC 50时，参考电压应当尽可能在时间上接近地回到“正常”。正如可以看到的，斜坡DAC 50的可提供输出电平可以通过适宜地调节参考电压而在数目上增加，由此允许在斜坡DAC 50与主DAC 40的输出电平之间的更好的匹配。
应当指出，斜坡DAC 50的大于8比特控制的模拟不是真正的对斜坡DAC 50的9比特控制。而不同的是，第九比特(即，控制参考电压调节电路70的运行的比特)的效果实际上是取决于“正常”8比特的换算后的效果。也就是，当8比特具有低的数值(诸如“00000100”)时，第九比特的效果比半个步长小得多。反之，当8比特具有高的数值(诸如“11010000”)时，第九比特的效果大于半个步长。因此，模拟将导致产生出不同于真正的9比特控制的性能，但这个差别在接近8比特控制范围的中间值(例如，当8比特字是“10000000”)时相当小。
用于控制斜坡DAC 50和参考电压调节电路70的九比特以及用于控制主DAC 40的十比特优选地由设在控制电压产生器20的外部的某个部件(诸如移动终端的主处理器)来提供。移动终端的处理器可以具有一个与其相关联的斜坡上升定时器。当预期需要晶体振荡器10时，处理器就启动斜坡DAC 50(以及任选地可以启动主DAC 40)。处理器也复位斜坡上升定时器，选择8比特控制字并将其发送到斜坡DAC50，以及使参考电压调节电路70翻转(toggle)(如果必要的话)。当斜坡上升定时器时间到时，处理器把参考电压调节电路70返回到正常设置值(如果必要的话)，以及发送10比特控制字给主DAC 40(如果还没有完成的话)。处理器也可以禁止斜坡DAC 50工作，以便有效地关断斜坡DAC 50。当不再需要晶体振荡器10时，处理器优选地禁止两个DAC 40，50，以便节省功率。应当指出，因为电阻64，66和电容器62的数值是事先已知的，斜坡上升定时器可以根据涉及的预期的时间常数被预编程。另外，处理器可以根据有关DAC 40，50的性能的实验的或理论的数据用一个合适的映射函数预编程，该映射函数被使用来确定相应于主DAC 40的每个10比特的、用于斜坡DAC 50的适当的8比特控制字。
在一个实施例中，参考电压源30包括处在抽头和来自电源12的进入的电压之间的300kΩ的主电阻32。在抽头与地之间的辅助电阻34是200kΩ。参考电压调节电路70包括FET晶体管74，20MΩ的电阻72和10nf的电容器76。控制电压产生器20包括8比特斜坡DAC 50，10比特主DAC 40，100Ω斜坡电阻64，30kΩ主电阻66，和1μf电容器62。通过这个结构，用于主DAC 40的RC网络的时间常数是30ms左右，而用于斜坡DAC 50的RC网络的时间常数是100μs左右，以及带有去耦有参考电压调节电路70(包括任选的电容器76)的公共电压参考具有约2ms的时间常数。控制电压产生器20被连接到在技术上公知的一种VCXO 10，例如调谐的振荡器，它具有由变容管的电容调节的谐振频率，其中变容管电容是电压的函数。
应当指出，从设计观点看，电容62的数值越大，由斜坡DAC 50对电容62的充电速度越慢。另外，如果主电阻66的数值太大，则由于该斜坡DAC 50的负荷(该负荷是通过某个经由斜坡电阻64和斜坡DAC 50(当其被禁止时)的输出端口的反馈路径而被施加的)，主DAC40的控制电压(或“调谐电压”)可被减小。
在图1的实施例中，参考电压调节电路70只包含经过晶体管74有选择地被涉及到的一个电阻72。在其他的实施例中，参考电压调节电路70可包括多个电阻72，每个电阻由相应的晶体管74控制。通过这样的多晶体管安排，一个电阻可被使用来在较高的范围内调节，另一个电阻被使用于中间范围，以及第三个(或先前的这两者)被使用于较低的范围。这样的安排可有助于控制斜坡DAC 50的＞8比特控制模拟的换算效果，但其代价是需要附加的控制比特。
以上的揭示内容在一般形式的可变分压器网络的参考电压源30和参考电压调节电路70方面讨论了本发明。然而，并不必需是这样的。实际上，在技术上公知的多种电路都可以用来有选择地改变提供给DAC40，50的参考电压。由于电路30，70的功能是提供可以至少在两种状态之间变化的参考电压，因此任何在技术上可以完成此任务的已知电路都可以使用。作为举例，除了分立的电阻外，任何模拟开关或比较器都可以被使用。
以上的揭示的内容在提供控制电压(也称为调谐电压)给晶体振荡器方面讨论了本发明。然而，本发明并不限于此，本发明可被使用来使用于任何压控器件的控制电压快速地斜坡上升，而不仅仅用于压控晶体振荡器10。例如，本方法很适用于需要快速达到的和具有精确的高分辨率的控制的任何应用，诸如信号跟踪放大器或动态天线或激光指向系统。
当然，本发明可以以不同于这里阐述的其他的特定的方式来实现，而不背离本发明的精神和本质特性。例如，斜坡DAC 50不需要用＞8比特控制模拟来进行8比特控制，而是用＞9比特控制模拟来进行9比特控制，或用＞6比特控制模拟来进行6比特控制，等等。所以，本实施例在所有方面都被看作为说明性的，而不是限制性的，所有在附属的权利要求的意义和等同的范围内作出的改变都应被包括在本发明之内。
权利要求书(按照条约第19条的修改) 第1页大于L比特的控制而产生控制电压的步骤包括把数字-模拟变换器的所述输出传送到一个包括电容器的滤波器，以便充电所述电容器。
17.权利要求16的方法，其中根据所述第二数字-模拟变换器的输出继续产生控制电压的步骤包括在第二时间间隔内根据所述第二数字-模拟变换器的输出继续产生所述控制电压，其中所述第二时间间隔大于所述第一时间间隔的十倍。
18.权利要求17的方法，其中所述第一数字-模拟变换器被设计成在所述第一时间间隔期间提供第一电流量，以及其中所述第二数字-模拟变换器被设计成在所述第二时间间隔期间提供第二电流量，以及其中所述第一电流量至少比所述第二电流量大5倍。
19.控制电压产生电路，包括具有L比特控制的第一数字-模拟变换器；具有N比特控制的第二数字-模拟变换器，它与所述第一数字-模拟变换器并联连接，其中L小于N；滤波器，被连接到所述第一数字-模拟变换器和所述第二数字-模拟变换器；所述滤波器包括电容器和具有输出；被提供到所述第一数字-模拟变换器和所述第二数字-模拟变换器的电压参考信号；所述电压参考信号至少具有第一状态和第二状态；所述滤波器输出顺序地在至少一以下三个模式之间变化(i)第一模式，其中所述滤波器输出是基于所述第一数字-模拟变换器和具有所述第一状态的所述电压参考信号；(ii)第二模式，其中所述滤波器输出是基于所述第二数字-模拟变换器和具有所述第二状态的所述电压参考信号；(iii)第三模式，其中所述滤波器输出基本上是零；所述电容器在所述第一模式下比起在所述第二模式下更快速地充电。
20.权利要求19的电路，还包括一个被有选择地启动的参考电压调节电路，用于使得所述电压参考信号在所述第一状态与所述第二状态之间改变。
21.权利要求20的电路，其中所述参考电压调节电路包括开路漏极晶体管。
22.权利要求21的电路，其中所述滤波器包括第一电路路径，后
权利要求
1.从具有L比特控制的第一数字-模拟变换器和具有N比特控制的第二数字-模拟变换器的逻辑电路产生控制电压的方法，其中L小于N，所述方法包括以下步骤在第一时间间隔内根据来自所述第一数字-模拟变换器的输出产生控制电压信号；所述来自所述第一数字-模拟变换器的输出是基于具有第一状态的输入电压参考信号；以及把所述输入电压参考信号从第一状态改变到第二状态，和根据来自所述第二数字-模拟变换器的输出产生所述控制电压信号；所述来自所述第二数字-模拟变换器的输出是基于在所述第二状态下的所述输入电压参考信号。
2.权利要求1的方法，还包括以下步骤把来自所述第一数字-模拟变换器的所述输出传送到一个具有电容器的滤波器，以便充电所述电容器；把来自所述第二数字-模拟变换器的所述输出传送到所述滤波器，以便充电所述电容器；其中来自所述第一数字-模拟变换器的所述输出相对于所述第二数字-模拟变换器的输出而加速充电充电所述电容器。
3.权利要求2的方法，其中来自所述第一数字-模拟变换器的所述输出相对于所述第二数字-模拟变换器的输出而10倍地加速充电所述电容器。
4.权利要求2的方法，还包括，在第一时间间隔内根据来自所述第一数字-模拟变换器的输出产生控制电压信号的步骤之前，使得所述第一数字-模拟变换器和所述第二数字-模拟变换器睡眠，以及基本上使所述电容器放电。
5.权利要求1的方法，其中N等于10和L等于8。
6.权利要求1的方法，其中在第一时间间隔内根据来自所述第一数字-模拟变换器的输出产生控制电压信号的步骤包括通过具有第一时间常数的第一电路路径传送来自所述第一数字-模拟变换器的所述输出；根据来自所述第二数字-模拟变换器的输出产生控制电压信号的步骤包括通过具有第二时间常数的第二电路路径传送来自所述第二数字-模拟变换器的所述输出；以及所述第二时间常数大于所述第一时间常数。
7.权利要求6的方法，其中所述第二时间常数比所述第一时间常数至少大10倍。
8.从具有L比特控制的第一数字-模拟变换器和具有N比特控制的第二数字-模拟变换器的数字-模拟变换器的逻辑电路产生控制电压的方法，其中L小于N，所述方法包括使得所述第一数字-模拟变换器和所述第二数字-模拟变换器睡眠；此后，唤醒所述第一数字-模拟变换器以及提供具有第一状态和L个控制比特的输入电压参考信号到所述第一数字-模拟变换器；在第一时间间隔内，根据所述电压参考信号的所述第一状态和所述L个控制比特，从所述第一数字-模拟变换器产生一个输出；唤醒所述第二数字-模拟变换器；在所述第一时间间隔时间到后，把所述输入电压参考信号的状态改变到第二状态；以及把具有所述第二状态和N个控制比特的所述输入电压参考信号提供到所述第二数字-模拟变换器，以及根据所述电压参考信号的所述第二状态和所述N个控制比特，从所述第二数字-模拟变换器产生一个输出；在所述第一时间间隔期间至少根据来自所述第一数字-模拟变换器的所述输出和在所述第一时间间隔后在所述第二时间间隔期间至少根据来自所述第二数字-模拟变换器的所述输出，得出控制电压。
9.权利要求8的方法，其中在所述第一时间间隔期间至少根据来自所述第一数字-模拟变换器的所述输出和在所述第一时间间隔后在所述第二时间间隔期间至少根据来自所述第二数字-模拟变换器的所述输出得出控制电压的所述步骤包括把来自所述第一数字-模拟变换器的所述输出传送到一个具有电容器的滤波器，以便充电所述电容器；把来自所述第二数字-模拟变换器的所述输出传送到所述滤波器，以便充电所述电容器；其中来自所述第一数字-模拟变换器的所述输出相对于所述第二数字-模拟变换器的输出而加速充电充电所述电容器。
10.权利要求9的方法，其中来自所述第一数字-模拟变换器的所述输出相对于所述第二数字-模拟变换器的输出而10倍地加速充电充电所述电容器。
11.权利要求8的方法，其中所述第一数字-模拟变换器被设计成在所述第一时间间隔期间提供第一电流量，以及其中所述第二数字-模拟变换器被设计成在所述第二时间间隔期间提供第二电流量，以及其中所述第一电流量至少比所述第二电流量大5倍。
12.权利要求8的方法，其中在所述第一时间间隔期间至少根据来自所述第一数字-模拟变换器的所述输出和在所述第一时间间隔后在所述第二时间间隔期间至少根据来自所述第二数字-模拟变换器的所述输出而得出控制电压的所述步骤包括在所述第一时间间隔期间通过具有第一时间常数的第一电路路径传送来自所述第一数字-模拟变换器的所述输出和在所述第一时间间隔后通过具有第二时间常数的第二电路路径传送来自所述第二数字-模拟变换器的所述输出；以及所述第二时间常数大于所述第一时间常数。
13.权利要求12的方法，其中所述第二时间常数比所述第一时间常数至少大10倍。
14.通过使用第一和第二数字-模拟变换器的输出产生控制电压信号的方法，所述第一数字-模拟变换器的输出根据提供到所述第一数字-模拟变换器的L个控制比特和参考电压而变化，所述方法包括以下步骤在预定的时间间隔内通过有选择地调节所述参考电压来模拟对所述第一数字-模拟变换器的输出的大于L比特的控制，从而产生控制电压；以及此后，根据所述第二数字-模拟变换器的输出而不是所述第一数字-模拟变换器的输出，继续产生控制电压信号。
15.权利要求14的方法，其中所述第二数字-模拟变换器的输出根据N个控制比特而变化，其中L小于N。
16.权利要求14的方法，其中所述在预定的时间间隔内通过有选择地调节所述参考电压来模拟对所述第一数字-模拟变换器的输出的大于L比特的控制而产生控制电压的步骤包括把数字-模拟变换器的所述输出传送到一个包括电容器的滤波器，以便充电所述电容器。
17.权利要求16的方法，其中根据所述第二数字-模拟变换器的输出继续产生控制电压的步骤包括在第二时间间隔内根据所述第二数字-模拟变换器的输出继续产生所述控制电压，其中所述第二时间间隔大于所述第一时间间隔的十倍。
18.权利要求17的方法，其中所述第一数字-模拟变换器被设计成在所述第一时间间隔期间提供第一电流量，以及其中所述第二数字-模拟变换器被设计成在所述第二时间间隔期间提供第二电流量，以及其中所述第一电流量至少比所述第二电流量大5倍。
19.控制电压产生电路，包括具有L比特控制的第一数字-模拟变换器；具有N比特控制的第二数字-模拟变换器，它与所述第一数字-模拟变换器并联连接，其中L小于N；滤波器，被连接到所述第一数字-模拟变换器和所述第二数字-模拟变换器；所述滤波器包括电容器和具有输出；被提供到所述第一数字-模拟变换器和所述第二数字-模拟变换器的电压参考信号；所述电压参考信号至少具有第一状态和第二状态；所述滤波器输出顺序地在至少一以下三个模式之间变化(i)第一模式，其中所述滤波器输出是基于所述第一数字-模拟变换器和具有所述第一状态的所述电压参考信号；(ii)第二模式，其中所述滤波器输出是基于所述第二数字-模拟变换器和具有所述第二状态的所述电压参考信号；(iii)第三模式，其中所述滤波器输出基本上是零。所述电容器在所述第一模式下比起在所述第二模式下更快速地充电。
20.权利要求19的电路，还包括一个被有选择地启动的参考电压调节电路，用于使得所述电压参考信号在所述第一状态与所述第二状态之间改变。
21.权利要求20的电路，其中所述参考电压调节电路包括开路漏极晶体管。
22.权利要求21的电路，其中所述滤波器包括第一电路路径，后者包括所述电容器和被电连接在所述第一数字-模拟变换器与所述电容器之间的第一电阻，以及其中所述滤波器还包括第二电路路径，后者包括所述电容器和被电连接在所述第二数字-模拟变换器与所述电容器之间的第二电阻，所述第一电路路径具有与它有关的第一时间常数，所述第二电路路径具有与它有关的第二时间常数，其中所述第二时间常数至少比所述第一时间常数大5倍。
全文摘要
用于产生控制电压的逻辑电路包括斜坡DAC和主DAC。当需要控制电压(诸如当晶体振荡器正在被“接通”)时，输入的参考电压被提供到斜坡DAC和主DAC。斜坡DAC在一个(优选地短的)斜坡时间间隔内根据输入参考电压和L个提供的控制比特产生一个输出。来自斜坡DAC的这个输出被馈送到包括电容的滤波器电路，以便充电该电容器，以及控制电压至少是部分地从已被电容器滤波的斜坡DAC输出中产生的。当斜坡时间间隔结束时，输入参考电压的状态被改变，以及基于改变的输入参考电压和N个控制比特的、来自主DAC的输出。被输入到滤波器。这样的两个DAC安排允许在斜坡DAC方面采用较短的时间常数电路和在主DAC方面采用较长的时间常数电路，从而允许控制电压的快速斜坡上升。通过在斜坡时间间隔期间被加到斜坡DAC时调节输入参考电压，与在斜坡上升时间间隔后加到主DAC时相比较，电路允许对于斜坡DAC进行大于L比特的控制模拟。因此，斜坡DAC的输出可以更接近地“被调谐”到主DAC的输出，而不用增加提供给斜坡DAC的控制比特的数目。
文档编号H03L3/00GK1422456SQ01807685
公开日2003年6月4日 申请日期2001年3月5日 优先权日2000年4月6日
发明者R·O·威廉斯 申请人:艾利森公司