专利名称：Rc定时器方案的制作方法
背景1.领域本发明涉及定时器电路，更具体地说，涉及阻-容(RC)定时器电路。
2.背景信息用于制造集成电路(Ics)的硅处理技术的进展包括例如电路元件尺寸的减小。这种电路元件尺寸的减小是改进这种集成电路性能的一种途径，可以称之为“比例”法。本专业的技术人员都清楚，当今的硅处理技术所处理的电路元件尺寸，例如晶体管尺寸，已小于200毫微米(nm)。这些工艺一般称之为“亚微米”工艺。
一般来说，这种比例法不曾对大多数的电路设计的性能产生严重的负面影响，即，电路设计，从历史的观点来看，从一代工艺到下一代工艺一般不需作大的改变就可维持其功能，只不过随这种工艺的进展相应地按比例缩小电路而已。但是，随着亚微米工艺领域的继续进展，这种比例法的效应，例如寄生效应就可能更加明显。如本专业技术人员一般称之为的寄生，在本文中，可定义为被包括在这种IC中的电路的非理想或本征特性。这种本征特性可以包括例如电容、电阻和漏电流。在未来的几代工艺中，这些因素可能导致电路仅仅随工艺的进展按比例缩小电路元件就不再能按期望的那样工作了。因此需要这种电路的替代的实施方案。
图2是示出耐压(voltage-tolerant)电源嵌位的传统实施例的示意图。
图3是示出根据本发明的RC-定时器和根据本发明的电源嵌位的图4是示出
图1和图3所示的电源嵌位实施例的电流和时间的关系的曲线图。
图5是示出根据本发明的耐压电源嵌位的实施例的示意图。
图6是示出图2和图5所示实施例的电流与时间的关系的曲线图。
图7是示出根据本发明的集成电路(IC)的实施例的方框图。
详细说明在以下的详细说明中，提出了许多具体细节以便对本发明有透彻的理解，但本专业技术人员应理解，不用这些具体细节亦可实现本发明。在其他一些实例中，对一些已知的方法，过程，元件和电路不再作说明，以免模糊了对本发明的理解。
如前所述，从一种半导体工艺到另一种半导体工艺时对某些电路实现方案按比例进行了调整，一般并不需要作其他改变，例如附加电路元件等。又如前所述，集成电路(IC)半导体元件制造工艺的未来实施例可能会有本征特性，而使前述途径不再适用。对于未来的半导体工艺，某些类型的电路可能不仅仅是按比例缩小电路元件，而是需要一些改变才可获得所需的电路功能。会产生上述情况的这些工艺的一个方面就是栅极氧化物漏电流的增加，这种栅极氧化物例如可能用于绝缘栅场效应晶体管中。
过去，相对于其他电路设计参数来说，栅极氧化物漏电基本上可忽略不计，在利用这些工艺设计、模拟或制造集成电路时，它不是一个主要的考虑方面。但未来先进的半导体工艺可能会产生大约每平方厘米好几个安培(A/cm2)的本征栅极氧化物漏电。这种数量级的漏电对用这种工艺制造的某些类型的电路来说就不能再忽略不计或仅仅作为次要的考虑因素了。
在这方面，采用阻-容定时器(RC-定时器)的电路就会受到这种漏电流的不利影响，因此除比例法外还需要设计上的改进以使电路起到所需的作用。所以，如前所述，需要对这种电路有其它的实施方案。
图1示出了采用现有半导体工艺中可能包括的一种RC定时器的电路的传统实施例。图1中的电路是电源嵌位电路的实施例，一般用在IC中作为电路网络的元件以减小因静电放电(ESD)事件引发的致命损坏的可能性。这类事件本专业的技术人员都已熟知，而且，如果放电电平很高，例如可能是由于充电体放电到IC上而产生的。在这个具体的实施例中，RC定时器包括电容190、电阻195和p-沟道晶体管180。所述电路一般连接在电源端子(例如110)和地之间，如图1所示。
在此实施例中，晶体管180对这种定时器起电阻的作用，且通常有兆欧级的电阻。在正常工作时，一旦电容190充电到其电压大大超过包括晶体管160和170的倒相器的阈值，所述倒相器就会“跳闸”(断开)。在此具体实施例中，所述倒相器可以称为电流吸收装置120的第一驱动级。在这种情况下，使倒相器“跳闸”(这是本专业技术人员熟知的一个术语)，就会造成倒相器改变状态。此时，例如，倒相器就会从在构成第二倒相器的晶体管140和150的栅极上经由晶体管160维持加在端子110的电压转变为经由晶体管170维持地电位。所述第二倒相器可以称为电流吸收装置120的第二驱动级。类似，加在端子110上的电压会通过晶体管140加到晶体管120的栅极上，将晶体管20断开。在此具体实施例中，在前述一系列过程未完成之前，电源端子始终嵌位到地。
一般来说，在这样的实施例中，将RC定时器充电、“使两个倒相器跳闸”和断开电流吸收晶体管所需的时间间隔还不会对在这种IC中作配电的金属线造成物理损坏。但是，所述系列过程所需的时间通常比大多数ESD事件的时间间隔要长。而且，由于这类电路都设计成在正常工作一段时间间隔后要断开电流吸收装置，如前所述，所以，它们一般应使采用它们的电路在电流吸收装置断开后(通常是几个微秒的时间)仍能正常工作。
如本专业技术人员所了解的，在ESD事件中，使倒相器跳闸和断开电流吸收晶体管也是基于(至少部分地基于)伴随所述事件而加到端子110上的较高电压。这种情况常会使电流吸收晶体管、即晶体管120在所述事件期间继续接通，这是所期望的。这种电源嵌位的属性可以使这种电路用来保护其它电路元件不受ESD事件的电流和/或电压造成的潜在损坏或破坏。在这方面，所述电路可以在这种ESD事件中在电源端子和地之间将电流分流。
而且，有时需要采用利用不同的半导体制造工艺相互结合而制造的IC。在这种情况下，这些IC可能使用不同的电源电压。此时，一个IC可能用当今一代的工艺制造，而另一个IC可能用较老的工艺制造并使用较高的电源电压。在这种情况下可以使用的一种技术可以称为耐压电路。
图2示出这种耐压电源嵌位的一种传统的实施例。在所述具体实施例中，利用例如堆叠的(stacked)电流吸收晶体管210和215将电路设计成“耐压的”。与此同理，所述实施例的RC-定时器也“堆叠的”或“分级的”。RC-定时器的第一“级”包括p-沟道晶体管245和电容250，而第二“级”包括p-沟道晶体管280和电容285。本专业技术人员应理解这种设计可以起分流器作用，并可使电路“能忍受”来自较高电源电压的IC的信号，前一代工艺制造的IC常会需要这种较高的电源电压。
如同对图1的讨论，图2的RC-定时器各级及其关联的控制电路，例如分别包括晶体管235和240、225和230以及270和275的三个倒相器，在大约微秒数量级的期间后会断开电流吸收的堆叠的p沟道晶体管210和215。同理，在ESD事件时，RC-定时器各级及其关联的控制电路会允许电流吸收装置210和215保持接通，以便在端子205和地之间使所述事件产生的电流分流。因此，如同对图1的讨论，一旦电流吸收装置断开，耐压电源嵌位200利用RC-定时器各级及其关联的控制电路通常可以使IC正常工作，并同时具有避免ESD事件影响的连同的保护优势。
如上所述，采用实施例100和200(如图1和图2所示)的RC定时器的电路功能至少会受到未来几代半导体制造工艺的栅极漏电特性的负面影响。由于IC中的电容通常都包含栅极氧化物，这种漏电就会造成使用这种电容的电路，例如RC定时器，不能按照需要工作，虽然本发明并不限于此方面。例如，在图1的实施例中，电容190包含栅极氧化物，其漏电流是先前所讨论的未来工艺的数量级，而包括此电容和晶体管180的RC定时器可能不会充电到能完全断开包括晶体管160和170的倒相器的足够高的电压。也就是，倒相器会工作在线性方式，并在端子110和地之间导通电流。此时，包括电晶体管140和150的RC定时器也以线性方式工作，这就导致电流吸收装置120保持部分接通，这也是线性方式。这种情况是不利的，因为有不需要的一定量的电流会从端子110导向地。而这个电流反过来又会对采用这种电源嵌位的电路造成负面影响。在图2所示的实施例中，由于(或至少部分地由于)通过电容250的这种漏电流也会导致类似的情况发生。因此，基于上述，需要RC定时器的替代的根据本发明的RC定时器的一个实施例(300)示于图3，它至少能解决上述的部分问题，虽然本发明当然不限于此实施例或任何特定的实施例。RC定时器的所述具体实施例除晶体管302和电容304外还包括倒相器303和晶体管301。类似前述，晶体管302对所述定时器起一个兆欧级的电阻作用。但晶体管301通常包括短沟道晶体管，其电阻大大低于晶体管302的电阻。所以，一旦电容304充电到高于倒相器303跳闸点的电压，所述倒相器303就接通晶体管301，这就会使电容304的正极板通过晶体管301电连接到电源端子。由于在此实施例中晶体管301具有的电阻大大低于晶体管02，所以它可允许倒相器303有更完全的转换状态，或者，就是说，减小了它以线性方式工作的可能性，这是所需要的。在这种情况下，流经倒相器303的电流也会减小，而且由连接到所述RC定时器的电路对所述电流的放大也就减小。
图3还示出了根据本发明的电源嵌位(307)实施例。电源嵌位307采用本发明的RC定时器，如300。在所述实施例中，RC定时器包括晶体管380和397、电容390和由晶体管360和370组成的倒相器。所述倒相器也作为电流吸收装置320的第一驱动级，如前所述。利用所述倒相器的输出电压来驱动晶体管397的栅极是有利的，因为可以减小所述实施例所使用的电路数量。如前对RC定时器300的讨论，晶体管397是一个短沟道器件，因而可以以类似于晶体管301的方式，对电容390中的漏电进行补偿，或至少部分补偿。此时，一旦电容390充电到足以使所述倒相器跳闸的电压，所述倒相器就会接通晶体管397，而晶体管97又通过一个低的电阻使电容390的正极板连接到电源端子310。如前所述，这种装置可以减小RC定时器的漏电效应，而且可使电流吸收装置320充分断开，而不影响所述IC的正常工作。
图4示出根据本发明的电源嵌位的实施例相对于传统的电源嵌位实施例的电路模拟结果的比较图。此图示出了这些实施例(基本上类似于图3和图1中所示的实施例)的漏电流和时间数据的关系。所述数据的获得是假定在两个实施例中栅极氧化物漏电都在如前述的未来先进的半导体制造工艺的数量级上。图中趋势线410代表传统的电源嵌位实施例的模拟结果，而趋势线420代表根据本发明的电源嵌位实施例的模拟结果。由图4可见，在未来的半导体制造工艺中栅极氧化物漏电的效应会对这种电路的性能产生负面影响。比较趋势线410和趋势线420表明传统的实施例(410)会拉出显著地大于所需的电流，而根据本发明的实施例(420)则可产生所需的电流-时间特性。在这方面，根据本发明的实施例所拉出的电流比传统的实施例要小约一个数量级，这正是所需要的。
图5示出了根据本发明的耐压电源嵌位的实施例。此时，利用根据本发明的RC定时器实施例，例如300，作为第一级RC定时器。所述RC定时器包括晶体管545和557、电容550和由晶体管535和540组成的倒相器，它以对图3所示实施例所作说明的基本上类似方式工作。在这方面，根据本发明对栅极氧化物漏电作补偿可减小线性工作方式的效应和放大作用，如前所述。这些减小的效应反过来又可允许电流吸收装置510和515能充分断开，使它们不影响使用此电源嵌位的IC的正常工作。
图6是示出根据本发明的耐压电源嵌位的实施例与传统的耐压电源嵌位的实施例的电路模拟结果的比较的曲线图。此图示出了这些实施例的漏电流和时间数据的关系，这些实施例基本上分别类似于图5和图2所示。所述数据的获得是假定在两个实施例中栅极氧化物漏电都在如前述的未来先进的半导体制造工艺的数量级上。图中趋势线610代表传统的耐压电源嵌位实施例的模拟结果，而趋势线620代表根据本发明的耐压电源嵌位实施例的模拟结果。由图6可见，在未来的半导体制造工艺的栅极氧化物漏电的效应会对这种电路的性能产生负面影响，如前述。比较趋势线610和趋势线620表明传统的实施例(610)会拉出显著地大于所需的电流，而根据本发明的实施例(620)则可产生所需的电流-时间特性。在这方面，根据本发明的实施例所拉出的电流比传统的实施例要小约四个数量级，这正是所需要的。耐压电源嵌位与非耐压电源嵌位之间相对电流特性的显著差别可能是由于(至少部分地由于)在堆叠上部的较大器件(210与120相比)。而且，这种耐压电源嵌位的附加驱动级也有利于这种电流特性。因此使用根据本发明的实施例在这方面就更为有利。
图7示出根据本发明的IC的实施例。在所述具体实施例中，可以在这样的IC上使用ESD保护电路方案，虽然本发明不限于这方面的范围。所述ESD保护电路方案可以包括具有本发明的RC定时器的电源嵌位720。所述ESD保护电路方案还可以包括输入/输出(I/O)电路730，后者尤其适合于降低这种ESD事件的效应。这种ESD保护电路本领域中已众所周知。这种ESD保护电路的实例示于图7的方框760中，虽然本发明并不限于这方面的范围。
这种I/O电路一般通过电源端子如710连接到电源嵌位720。在这种IC中，I/O电路730还可以连接到内部电路740上，虽然本发明不限于这方面的范围。这种内部电路例如可以包括微处理器、SRAM阵列、微控制器或可能存在的任何数量的其他电路实施例。这些电路实施例仅以示例给出，本发明当然不限于使用这些或任何特定类型的电路。
虽然已经图示说明和描述了本发明的某些特征，但是，对于本专业的技术人员来说现可进行许多更改、代替、变化等等。因此，显然，所附的权利要求书用来覆盖在本发明真实范围内的全部修改和变化。
权利要求
1.一种电路，它包括阻-容定时器(RC-定时器)，所述RC-定时器包括通过包含在所述RC-定时器中的电容对漏电流进行补偿的电路。
2.如权利要求1所述的电路，其特征在于所述对漏电流进行补偿的电路包括p-沟道晶体管和连接到所述RC-定时器的倒相器、以便基于、或者至少部分地基于所述电容的端子电压对所述漏电流进行补偿。
3.如权利要求1所述的电路，其特征在于还包括与所述RC-定时器连接的嵌位电路。
4.如权利要求3所述的电路，其特征在于在静电放电(ESD)事件期间，电源端子和接地端子通过所述嵌位电路电气连接。
5.如权利要求4所述的电路，其特征在于所述嵌位电路包括电流吸收装置。
6.如权利要求5所述的电路，其特征在于所述电流吸收装置包括p-沟道晶体管。
7.如权利要求3所述的电路，其特征在于所述RC-定时器和所述嵌位电路适配、使得所述电路在工作时能忍受的电源电压高于相对于相应的半导体工艺来说的典型的电源电压。
8.如权利要求7所述的电路，其特征在于所述RC-定时器和所述嵌位电路包括堆叠的晶体管或级。
9.一种对电事件定时的方法，它包括；将阻-容定时器(RC-定时器)充电；以及对所述RC-定时器中的漏电流进行补偿。
10.如权利要求9所述的方法，其特征在于对所述漏电流的补偿包括感测端子上的电压，其中所述端子连接到包含在所述RC-定时器中的正极板；以及基于或至少部分地基于所述端子上的所述电压，通过低电阻将所述正极板连接到电源端子。
11.如权利要求9所述的方法，其特征在于还包括响应静电放电(ESD)事件而触发嵌位电路；以及至少部分地将电源端子和接地端子之间因所述ESD事件而产生的电流分流。
12.一种集成电路(IC)，它包括静电放电(ESD)保护电路，所述ESD保护电路包括包括RC定时器的电源嵌位，所述RC定时器包括通过包含在所述RC定时器中的电容对漏电流进行补偿的电路。
13.如权利要求12所述的IC，其特征在于还包括内部电路和输入/输出(I/O)电路，它们如此连接、使得所述电源嵌位和所述I/O电路有能力至少部分地从所述内部电路将因ESD事件产生的电流分流。
14.如权利要求13所述的IC，其特征在于包括微处理器。
15.如权利要求12所述的IC，其特征在于所述电源包括这样连接的电流吸收装置、以便ESD事件期间将电源端子和接地端子电连接。
16.如权利要求13所述的IC，其特征在于所述电流吸收装置包括p-沟道晶体管。
17.如权利要求13所述的IC，其特征在于所述嵌位装置包括多个堆叠的p-沟道晶体管。
全文摘要
根据本发明的电路包括阻－容定时器(RC－定时器)，所述RC－定时器包括通过包含在RC－定时器中的电容对漏电流进行补偿的电路。
文档编号H03K17/042GK1449584SQ01814601
公开日2003年10月15日 申请日期2001年5月25日 优先权日2000年6月30日
发明者T·马洛尼, W·卡恩 申请人:英特尔公司