专利名称：一个可变模分数计算器,以及一个结合了该可变模分数计算器的可变频率合成器的制作方法
技术领域：
本发明涉及一个可变模分数计算器(variable modulusinterpolator)，尤其涉及一个用于将一个分数计算为代表该分数的一个变化的数字码的可变模分数计算器，其中变化的数字码将与一个包括该分数的有理数的整数的数字值相加，以提供一个控制信号，加到一个频率合成器的多除数分频器，以便向分频器提供分数除法的可变的除数值，产生所需的输出频率。尤其地，本发明涉及这样一个可变模分数计算器，其分数的分子和分母是可选的。本发明还涉及一个结合了该可变模分数计算器的可变频率合成器。
背景技术：
用于从一个参考频率合成一个输出频率的可变合成器广泛用于需要一定范围的可选频率的地方。无线通信，尤其是电信，是可变频率合成器广泛使用的领域。这种可变频率合成器可以是直接频率合成器或间接频率合成器。但是，不论直接还是间接，所有这样的频率合成器都包括一个分频器，它可能是一个双除数分频器，或者是一个多除数可编程分频器。在双除数分频器中，分频器的整数值I和整数值I+1的整数分频是不同的。为了用一个包括一个整数和一个分数的有理数去分割通过分频器的频率，在一系列分频操作中用来分频的整数在I和I+1两者之间变化。一系列分频的平均值等于该有理数。
在多除数分频器中，使用了在该有理数整数部分附近的几个整数作为除数、以便一系列分频的平均等于该有理数。这样的分频器被一个数字控制信号所控制，它提供各个除法整数分频的可变除数值。将用来分割频率的有理数的分数部分被一个分数计算器所计算，该分数计算器提供变化的数字码，用于改变各个除法中整数分频的值。一个加法器将来自调制器的变化的数字码与代表有理数的整数值的数字码相加，并输出变化的相加后的码。来自加法器的数字输出被加到分频器的控制输入，用于适当地改变各个除法的除数的整数值。
这样的用于计算有理数的分数部分的分数计算器是已知的，其中该有理数用于分割通过一个多除数可编程分频器的频率。例如，Miller的美国专利说明书No.5038117揭示了一个分数计算器，它包括一个MASH级联结构的三阶sigma-delta调制器。在Miller的分数计算器中，只有分数的分子是可选的。确实，这实际上是所有已知分数计算器中的情况。在分数计算器中只有分数的分子部分可选的事实导致了许多缺点。例如，在一个实现为一个锁相环电路，且其中双或多除数分频器位于反馈环中的间接合成器中，如果没有用于选择去分割反馈频率的有理数的整数值和分子值的复杂的数学计算，是不可能提供相邻可选频率间具有固定频率步长的可选频率系列的，其中不同频率系列具有不同的频率步长，这些频率步长不是整数相关的。
在许多应用中，需要能够提供可选的频率系列，其中不同频率系列的相邻频率间的频率步长可容易地变化。例如，在移动电信领域，两个公用通信标准要求可选频率的步长具有不同大小。在GMS标准下，通信在900MHz附近的频率信道中执行，但频率步长为200kHz，但在IS-136标准下，通信在900MHz附近的频率信道中执行，但频率步长为30kHz。从而，需要提供一种频率合成器，它允许可选频率系列被选择为不同系列的相邻可选频率间的频率步长是可变的。
间接频率合成器的转移函数为MI+FM]]>其中I是一个有理数的整数，F是有理数的分数部分的分子，而M是分母，反馈频率被该有理数分割。从而，来自这样一个间接频率合成器的输出频率由下列方程给出fo=MI+FMfr]]>
其中fo是输出频率，而fr是参考频率，fo从中合成。这样，如果可能选择性地改变分割频率的有理数的分数部分的分母，则可合成一系列可选频率，其中不同系列的相邻可选频率间的频率步长可很容易地改变。
Martin的美国专利说明书No.4816774揭示了一个可变频率合成器，它包括一个可变模分数计算器，该计算器允许所计算的分数的分子和分母都被选择性地改变。但是，在Martin的分数计算器中，需要两个累加器，用于判定变化的数字码，以向分频器提供变化的除数值。两个累加器的能力必须是可变的，以适应分数的分母的选择。这样的累加器及其相关的电路倾向于相对复杂，尤其是当能力不是2的幂时，另外，当作为集成电路实现时，与具有固定为2的幂的累加器相比，需要相当大的模区。另外，需要通过累试法计算一个偏置，以最小化每个频率信道的干扰响应的电平。
Riley的美国专利说明书No.4965531同样提示了一个间接频率合成器，它包括一个用于计算有理数除数的分数部分的分数计算器。该分数计算器包括一个sigma-delta调制器，可选的整数的分数部分的分母被写入一个正寄存器和一个负寄存器。根据sigma-delta调制器的量化器的输出，分母的正或负值被选择并返回到sigma-delta调制器的负反馈环，用于加到分数的分子。该sigma-delta调制器是一个二阶sigma-delta调制器，它包括一对连接的累加器系列，分子与分母相加的值通过这些累加器。但是，该sigma-delta调制器在一个反馈环中包括两个积分器，从而趋向于不稳定。实际上Riley的分数计算器仅当计算其分子位于负一半分母和正一半分母之间的分数时，才是稳定的。另外，如果Riley的分数计算器用高于二阶的sigma-delta调制器实现，分数计算器保持稳定的分子值的范围将进一步减少。这对Riley的可变模分数计算器产生了相当大的限制。
因此需要这样一个可变模分数计算器，其中被该分数计算器计算的分数的分子和分母分别可选，另外，它输出一个变化的数字码，以根据有理数的分数部分提供整数除数的变化值，以便加到一个多除数分频器的控制输入，或用于需要将一个分数计算为代表该分数的一个变化的数字码的其他用途。
本发明针对提供这样一种可变模分数计算器。本发明还针对提供一种结合了这样一个可变模分数计算器的可变频率合成器。
发明内容
根据本发明，提供了一种可变模分数计算器，用于将一个分数计算为代表该分数的一个变化的数字码，该可变模分数计算器包括一个具有N个级联的sigma-delta级的N阶sigma-delta调制器，其中N是大于1的整数，该sigma-delta调制器响应分数的分子和分母输出变化的数字码，分子和分母的值可选。
sigma-delta调制器的N个sigma-delta级宜级联成MASH结构。有利地，sigma-delta调制器的每个sigma-delta级包括一个反馈环。
在本发明的一个实施方式中，一个乘法器位于每个sigma-delta级的反馈环中，用于在将反馈信号的负值与sigma-delta级的级输入相加之前，将该级的反馈环中的反馈信号所代表的值与所选择的分数的分母值相乘。到第一sigma-delta级的级输入宜为所选择的分数的分子值，而到每个后续sigma-delta级的级输入宜为来自前一sigma-delta级的量化噪声的负值。
在本发明的一个实施方式中每个sigma-delta级包括一个积分器，用于对级输入与从反馈环反馈到级输入的信号的负值之和进行积分，一个量化器，用于量化积分器的输出，量化器的输出通过反馈环反馈，以及一个第一加法器，用于将来自反馈环的信号的负值与到sigma-delta级的级输入相加，并将和输出到积分器。
在本发明的另一实施方式中，从第一级到第N-1级的每个sigma-delta级均具有一个第二加法器，用于将该级的积分器输出与乘法器的输出的负值相加，以将量化器噪声的负值提供给下一sigma-delta级的级输入。
在本发明的另一实施方式中，每个sigma-delta级中的量化器是一个单比特输出量化器。每个sigma-delta级的量化器的单比特输出宜表示该级的积分器的输出的符号值。有利地，每级的量化器的输出代表了接收自该sigma-delta级的积分器的信号的最高位。
在本发明的一个实施方式中，每个sigma-delta级被设置为以双补码算法(twos complement arithmetic)积分，并且每级的量化器的输出代表该级的积分器的输出的符号值。
在本发明的另一实施方式中，每个sigma-delta级的乘法器实现为一个开关电路，它根据来自该级的量化器的输出比特的状态选择性地将分母的选择值和其负值之一加到该sigma-delta级的第一加法器，以通过量化器的输出所代表的符号值影响分母的乘法。所选择的分母值宜加到每个sigma-delta级的开关电路的一个第一输入，而所选择的分母值宜通过一个反相电路加到开关电路的一个第二输入。有利地，根据代表负号的sigma-delta级的量化器的单比特输出，所选择的分母值被开关电路加到每个sigma-delta级的第一加法器，根据代表正号的sigma-delta级的量化器的单比特输出，所选择的分母值的负值被开关电路加到第一加法器。
在本发明的一个实施方式中该开关电路包括一个多路转接器。
在本发明的一个实施方式中，每个sigma-delta级的第一加法器包括一个二进制加法器，它具有一个第一输入，用于接收到sigma-delta级的级输入，以及一个第二输入，用于接收来自该级的开关电路的所选择的分母的正值或负值之一，该二进制加法器将第一和第二输入各自的输入相加，并将和输出到sigma-delta级的积分器。
在本发明的另一实施方式中，每个sigma-delta级的二进制加法器包括一个进位输入(carry-in input)，用于接收该级的量化器的单比特输出的负值，并用于将量化器的单比特输出的负值与二进制加法器的第一和第二输入上的输入相加。
在本发明的一个实施方式中，提供了一个第三加法器，用于将sigma-delta调制器的各sigma-delta级的量化后的输出相加以提供变化的数字码。
在本发明的另一实施方式中，第二级到第N级中每一级的量化输出通过m-1个微分器，其中m为MASH结构级联中sigma-delta级的级数。
宜提供一个第一寄存器用于存储所选择的分数的分子值，以及一个第二寄存器用于存储所选择的分数的分母值，并且有利地，提供一个第一输入用于将所选择的分子值输入到第一寄存器，以及提供一个第二输入用于将所选择的分母值输入到第二寄存器。
本发明还提供了一种直接可变频率合成器，用于从一个参考频率合成可选的输出频率，该频率合成器包括一个多除数可编程分频器，用于分割参考频率，以合成一个所选择的输出频率，该分频器响应一个控制信号以改变分数除法的除数，一个可变模分数计算器，用于将可选值的有理数的分数部分计算为一个代表该分数的变化的数字码，该可变模分数计算器响应有理数的分数部分的分子和分母的可选值，以输出变化的数字码，以及一个主加法器，用于将代表所选择的有理数的整数值的数字码与来自可变模分数计算器的变化的数字码相加，以便向可编程分频器提供一个变化的控制信号，即向可编程分频器提供分数除法的变化的除数值，从而根据所选择的有理数值产生一个所选择的合成后的输出频率。
在本发明的一个实施方式中，可变模分数计算器包括一个N阶sigma-delta调制器，它具有N个级联的sigma-delta级，其中N是大于1的整数。
在本发明的另一实施方式中，sigma-delta调制器的N个sigma-delta级级联成MASH结构。
在本发明的一个额外的实施方式中，一个乘法器位于每个sigma-delta级的反馈环中，用于在将反馈信号的负值与到sigma-delta级的级输入相加之前，将该级的反馈环中的反馈信号所代表的值与所选择的分数的分母值相乘。到第一sigma-delta级的级输入宜为所选择的分数的分子值，而每个后续sigma-delta级的级输入为来自前一sigma-delta级的量化噪声的负值。
在本发明的一个实施方式中，来自多除数可编程分频器的输出频率通过一个带通滤波器，该带通滤波器的中心频率取为输出频率，并且该带通滤波器宜实现为一个锁相环。
本发明还提供了一种间接频率合成器，用于从一个参考频率合成可选的频率，并用于改变可选频率的相邻可选频率间的频率步长，该频率合成器包括一个位于频率合成器的反馈环中的多除数可编程分频器，它用于在反馈环中分割反馈频率，该可编程分频器响应一个控制信号来改变分数除法的除数，一个可变模分数计算器，用于将可选值的有理数的分数部分计算为一个代表该分数的变化的数字码，该可变模分数计算器响应有理数的分数部分的分子和分母的可选值，以输出变化的数字码，以及一个主加法器，用于将代表所选择的有理数的整数值的数字码与来自可变模分数计算器的变化的数字码相加，以便向可编程分频器提供一个变化的控制信号，即向可编程分频器提供分数除法的变化的除数值，从而根据所选择的有理数值产生一个所选择的合成后的输出频率，可选的输出频率的相邻可选的输出频率间的频率步长响应所选择的有理数的分数部分的分母值。
在本发明的一个实施方式中，当有理数的分数部分的分母的值被选择后，合成后的输出频率可根据有理数的分数部分的分子和有理数的整数中的一个或两个进行选择。
在本发明的另一实施方式中，可变模分数计算器包括一个N阶sigma-delta调制器，它具有N个级联的sigma-delta级，其中N是大于1的整数。sigma-delta调制器的N个sigma-delta级宜级联成MASH结构。有利地，sigma-delta调制器的每个sigma-delta级包括一个反馈环。
在本发明的一个实施方式中，一个乘法器位于每个sigma-delta级的反馈环中，用于在将反馈信号的负值与进入sigma-delta级的级输入相加之前，将该级的反馈环中的反馈信号所代表的值与所选择的分数的分母值相乘。
在本发明的另一实施方式中，到第一sigma-delta级的级输入宜为所选择的分数的分子值，而到每个后续sigma-delta级的级输入为来自前一sigma-delta级的量化噪声的负值。
在本发明的一个额外的实施方式中，每个sigma-delta级包括一个积分器，用于对级输入与从反馈环反馈到级输入的信号的负值之和进行积分，一个量化器用于量化积分器的输出，量化器的输出通过反馈环反馈回来，以及一个第一加法器，用于将来自反馈环的信号的负值与到sigma-delta级的级输入相加，并将该和输出到积分器。
在本发明的一个实施方式中，每个sigma-delta级的量化器是一个单比特输出量化器。每个sigma-delta级的量化器的单比特输出宜表示该级的积分器的输出的符号值。
在本发明的另一实施方式中，每个sigma-delta级的乘法器被实现为一个开关电器，它根据来自该级的量化器的输出比特的状态，选择性地将所选择的分母值和其负值之一加到sigma-delta级的第一加法器，以便用量化器的输出所表示的符号值影响分母的乘法。根据代表负号的该sigma-delta级的量化器的单比特输出，开关电路宜将所选择的分母值加到每个sigma-delta级的第一加法器，根据代表正号的该sigma-delta级的量化器的单比特输出，开关电路宜将所选择的分母值的负值加到第一加法器。
理想地，一个第一寄存器被用于存储所选择的有理数的分数部分的分子值，一个第二寄存器被用于存储所选择的有理数的分数部分的分子值，以及一个第三寄存器被用于存储所选择的有理数的整数值。
发明优点本发明的优点很多。本发明的一个尤其重要的优点是，可变模分数计算器允许对被计算的分数的分子和分母独立选择。另外，由于可变模分数计算器被实现为一个sigma-delta级级联的二阶或更高阶的sigma-delta调制器这一事实的功效，调制器输出的可变数字码，其代表了作为一个多分数分频器的控制输入的分数，当它被加到分频器时、来自分频器的频率输出为噪声成形的。另外，由于sigma-delta调制器为一个sigma-delta级级联的二阶或更高阶的sigma-delta调制器这一事实的功效，分数计算器在分子和分母的整个可选值范围内是稳定的。当sigma-delta调制器为MASH级联结构时，这些优点进一步得到增强。
当该可变模分数计算器被结合到一个可变频率合成器中时，尤其是当可变模分数计算器以被结合到一个间接可变频率合成器中时，则实现了本发明的一个尤其重要的优点。当被结合到一个间接可变频率合成器，用于选择一个锁相环间接频率合成器的反馈环中的多除数分频器的除数值时，可合成相邻可选频率间具有恒定频率步长的一系列可选频率，通过适当选择分割反馈频率的有理数的分数部分的分母，可选择频率步长。当可变频率合成器用于无线通信时，尤其是用于这样的移动电话电信，其中不同的移动电话通信标准要求可选频率的相邻可选频率间的频率步长恒定，但步长取决于通信标准时，这是一个尤其重要的优点。
本领域技术熟练者从以下仅以示例方式给出的对本发明的某些首选实施方式的说明中，参照附图，可容易地清楚本发明的这些和其他优点。
图1是表示根据本发明的一个可变模分数计算器的框图。
图2是表示图1的可变模分数计算器的细节的框图。
图3是表示一个结合了图1的可变模分数计算器的频率合成器的框图，以及图4是表示另一个结合了图1的可变模分数计算器的频率合成器的框图。
具体实施例方式
首先参见图1和2，它们示出了根据本发明的一个可变模分数计算器，它一般表示为参考数字1，用于将分数F/M计算为一个变化的数字码，以便加到一个可编程多除数分频器的控制输入，以提供分数除法的除数的变化值，以便从分频器产生所需的输出频率。这样的可编程分频器将在下文参照图3和4说明。分数的分子为F，分母为M，均可独立被选择，如下文所说明的。一个时钟频率fc作为分数计算器1的时钟，并且时钟频率fc通常来自于自分频器输出的划分后的频率fd，这将在下文参照可变频率合成器说明，可变频率合成器是参照图3和4说明的。
分数计算器1包括一个MASH结构的N阶sigma-delta调制器3，在本发明的此实施方式中它是一个三阶调制器3，具有三个一阶sigma-delta级5、6和7，用于插入分数F/M，并在输出端口8输出变化的数字码。名词MASH是指多级噪声形成技术，它最初在Y.Matsuya、K.Uchimura、A.Iwata、T.Kobayashi、M.Ishikawa和T.Yoshitome的一篇名为“一种使用三倍积分噪声形成的16比特过抽样A/D变化技术”的论文中说明；该论文发表在1987年12月的IEEE期刊，固态电路，卷22，921至929页。一个第一n比特寄存器10被用于存储要计算的所选择的分数的分子F的值，而一个第二n比特寄存器11被用于存储要计算的所选择的分数的分母M的值。一个第一输入端口12被用于输入要存储在第一寄存器10中的所选择的分数的分子F的值，一个第二输入端口14被用于输入要存储在第二寄存器11中的所选择的分数的分母M的值。
sigma-delta调制器的三级5、6和7级联成MASH结构，每级包括一个前向路径13和一个负向反馈环17。一个数字积分器15a、15b和15c分别位于sigma-delta级5、6和7的前向路径13，参考数字15后的符号“a”表示第一sigma-delta级5的积分器，参考数字15后的符号“b”表示第二sigma-delta级6的积分器15，而符号“c”表示第三sigma-delta级7的积分器15。每个积分器15具有一时钟周期延时，以便在相应的sigma-delta级5、6和7的前向路径13中引入一个相应的一时钟周期延时。每个sigma-delta级5、6和7的前向路径13分别具有一个量化器16a、16b和16c，用于量化来自相应积分器15的输出。每个sigma-delta级5、6和7的量化器16的输出通过相应的负反馈环17a、17b和17分别被反馈到相应的sigma-delta级5、6和7的相应的第一加法器18a、18b和18c。相应的反馈环17a、17b和17c上分别有一个数字乘法器22a、22b和22c，它们将在下文更详细说明，它们用于将通过反馈环17被反馈的相应的量化器16的输出与存储在第二寄存器11中的分母M相乘。每个sigma-delta级5、6和7的第一加法器18将位于级输入20a、20b或20c处的到相应sigma-delta级5、6和7的输入与反馈信号的负值相加，该反馈信号在反馈环17上与分母M相乘，并将相加后的值输出到相应的积分器15a、15b和15c，在这里相加后的值在分数计算器的每个时钟与累积的先前的积分值相加。
在级输入20a处加到第一sigma-delta级5的输入为存储在第一寄存器10的分数物分子F的存储值。到第二和第三sigma-delta级6和7的级输入20b和20c的输入是前级5和6的量化噪声的负值。第一和第二sigma-delta级5和6每一个的量化噪声确定为乘法器22的输出与相应的sigma-delta级5和6的积分器15的输出之差，其中乘法器22是量化器16的输出的函数。第一和第二sigma-delta级5和6中每一个具有一个第二加法器23a和23b，用于得到相应的sigma-delta级5和6的量化噪声的负值。第二加法器23将来自相应积分器15的输出与来自相应乘法器22的输出的负值相加，并且相加后的值被输出到下一个后续sigma-delta级6或7的级输入20。
数字微分器25b和25c对来自第二和第三sigma-delta级6和7各自的量化器16b和16c的输出进行微分，然后在一个中间加法器26中相加，相加后的值在主加法器27中与第一sigma-delta级5的输出相加。主加法器27的输出形成变化的数字码，它是噪声成形的，并被加到输出端口8。一个微分器25b被用于微分来自第二sigma-delta级6的量化输出，而两个微分器25c用于微分来自sigma-delta级7的量化输出。在一个N阶sigma-delta调制器中，在每个sigma-delta级的输出处的微分器的数将为m-1，其中m为该级的阶数。传递延时28被用在第一和第二级5和6的输出处，用于补偿由sigma-delta调制器1的第二和第三级6和7中的积分器15引入的时钟周期延时。在一个N阶sigma-delta调制器中，每个级m中的传递延时数为N-m个。
第一寄存器10中的所存储的分子F的值在一条n比特总线30上加到第一sigma-delta级5的第一加法器18a。第二寄存器11中存储的分母M的值在一条n比特总线32上从第二寄存器11加到三个sigma-delta级5、6和7各自的乘法器22。sigma-delta级5、6和7分别被设计为以双补码算法(twos complement arithmetic)进行运算。sigma-delta级5、6和7各自的第一加法器18具有适当的比特长度，加法器18各自的输出在具有适当比特长度的总线上被加到相应的积分器15。每个积分器15被实现为一个固定容量的积分器，并具有足够大的容量，使积分器15不发生溢出。各个积分器15的输出在具有适当比特长度的相应的总线34上被加到各个sigma-delta级5、6和7的相应的量化器16。各个sigma-delta级5、6和7的量化器16为1比特输出量化器，它根据其符号位量化相应的积分器15的输出。换句话说，各个量化器16输出来自相应的积分器15的输出的最高位，从而它就是相应的积分器15的积分后的输出的符号。每个量化器16的输出在一个1比特总线35上反馈到每个sigma-delta级5、6和7的反馈环17上。每个数字乘法器22的输出在相应的反馈环17的具有适当长度的总线36上被加到相应的第一加法器18。相应的积分器15的输出在具有适当比特长度的总线37上被加到相应的第二加法器23，相应的乘法器22的输出的负值在具有适当比特长度的总线39上被加到第二加法器23。第一和第二sigma-delta级5和6中的各自的第二加法器23具有适当的长度。各个第二加法器23的输出在相应的具有适当比特长度的总线38上被加到下一个sigma-delta级6或7的第一加法器18。
在本发明的此实施方式中，由于各个sigma-delta级5、6和7被设置为以双补码算法进行运算，因此每个量化器16的单比特输出为逻辑0时代表来自相应的积分器15的正输出，而每个量化器16的单比特输出的逻辑1值时则代表相应的积分器15的负输出。
现尤其参见图2，现说明各个sigma-delta级5、6和7中的乘法器22的实现以及各个sigma-delta级5、6和7中的第一加法器18的实现。每个第一加法器18包括一个二进制加法器40，它具有一个第一输入，即一个A输入41，到相应的第一加法器18的级输入就加到这里。如果为第一sigma-delta级5的第一加法器18a的加法器40，则存储在第一寄存器10中的分子F的存储值在总线30上被加到A输入41。如果是第二和第三sigma-delta级6和7的第一加法器18b和18c的加法器40，量化器噪声的负值在总线38上从前级的第二加法器23加到加法器40的A输入41。为了方便，将参照图2说明加法器以及第一sigma-delta级的乘法器22的实现。要理解第二和第三sigma-delta级6和7的第一加法器18和乘法器22的实现和操作与第一级5的相同，但与上述讨论的有例外。
二进制加法器40具有一个第二输入，即，一个B输入42，用于接收反馈环17的总线36上的反馈信号的负值。一个进位输入(carry-ininput)44在一条单比特总线45上从反馈环17接收来自量化器16的1比特输出的负值。一个反相器46对来自反馈环17的量化器16的输出取反，以提供量化器输出的负值。
本发明的此实施方式中的数字乘法器22实现为一个由多路转接器48提供的开关电路。由于量化器16的单比特输出为积分器15的输出的符号值，将量化器输出与所存储的分母M的值相乘是这样实现的，操作多路转接器48，使之根据量化器16的单比特输出的值选择性地将分母M的正或负值转接到加法器40的B输入42。所存储的分母值在n比特总线32上从第二寄存器11发送到多路转接器48的第一输入49。所存储的分母值通过一条n比特总线52上的一组n个反相器51中传递到多路转接器48的一个第二输入50，以提供分母的负值。
因此，当每级5的量化器的单比特输出为0，代表正号时，分母的负值从多路转接器48的第二输入50转接到加法器40的B输入42，因为反馈环17是一个负反馈环。可替换地，当量化器16的单比特输出为逻辑1，代表负号时，多路转接器48的第一输入49上的分母的正值被转接到加法器40的B输入42。第一sigma-delta级5的加法器将分别出现在其A、B和进位输入41、42和44上的分子F的值、分母M的正或负值以及量化器输入的反相值相加，并将相加后的值输出到积分器15。来自量化器16的单比特输出的反相值被加到加法器40的进位输入44，以便加法器40的输出正确代表了考虑到其符号的分数的分子和分母的和。
第二和第三sigma-delta级6和7的加法器40和多路转接器48与第一sigma-delta级5的加法器40和多路转接器48相同。根据相应的量化器16的单比特输出的值，存储在第二寄存器11中的分母的正或负值被多路转接器48转接到加法器40的B输入42。相应的量化器的单比特输出的反相值被加到加法器40的进位输入44。第二和第三sigma-delta级6和7与第一sigma-delta级5之间唯一的差别是，不是来自第一寄存器10的分子F被加到第二和第三级6和7的加法器40的A输入41上，而是总线38上的来自前级的第二加法器23的量化噪声的负值被从前sigma-delta级5和6加到加法器40的A输入41。
第二和第三sigma-delta级的微分器25的输出在适当的2、3或4比特总线上输出，并且中间加法器26具有适当的长度。中间加法器26的输出与第一sigma-delta级5的量化器16的单比特输出在主加法器中相加，该主加法器27也具有适当的长度。主加法器54的输出，即表示分数F/M的变化的数字码，在总线55上输出到输出端口8。总线55通常为一条4比特总线，尽管总线55的比特长度取决于sigma-delta调制器3的级数，对于一个三阶sigma-delta调制器将为一条4比特总线。
通过分别将第一和第二sigma-delta级5和6的量化噪声通过第二和第三sigma-delta级6和7，输出总线55上的变化的数字码为噪声成形的。从而，当变化的数字码被加到一个多除数分频器的控制信号输入以提供可变分数值用于频率信号的分数分频时，分频器的输出频率中的量化噪声为噪声成形的，从而输出频率中的量化噪声能够被一个低通滤波器滤掉。另外，由于sigma-delta调制器是MASH结构这一事实的功效，该分数计算器对于所有从0到分母值的分子值F均是稳定的。
使用中，要计算的所选择的分数的分子F和分母M的值分别通过第一和第二输入端口12和14被写入第一和第二寄存器10和11。分子F的值被加到第一sigma-delta级5的加法器40的A输入41，并根据第一sigma-delta级的量化器16的单比特输出的值，与由多路转接器48转接到加法器40的B输入42的分母M的正或负值相加。第一sigma-delta级5的加法器40的进位输入44上的加法量化器16的输出的反相值同样被加法器40与A和B输入41和42上的输入相加，然后和在调制器1的每个时钟被加到第一sigma-delta级5的积分器15，并在其中被积分。积分器输出15在量化器16中量化，第一sigma-delta级5的积分器输出的符号值被量化器16加到主加法器27。
当分子F与分母M的正或负值的和在第一sigma-delta级5中被积分和量化时，来自第一和第二sigma-delta级5和6的量化器噪声分别在第二和第三sigma-delta级6和7的第一加法器40中与分母M的正或负值相加，这取决于来自第二和第三sigma-delta级6和7的相应的量化器16的单比特输出的值。来自各个量化器16的单比特输出的反相值被加到相应的加法器40的进位输入44，并且同样在加法器40中与A和B输入41和42上的输入相加。第二和第三sigma-delta级的积分器15在分数计算器1的每个时钟积分相应的加法器40的输出，然后在相应的量化器16中量化。来自第二和第三sigma-delta级6和7的量化后的输出在微分器25中微分，并依次在中间加法器26中相加，并依次在主加法器27中与来自第一sigma-delta级5的量化器16的量化输出相加。来自主加法器27第一、第二和第三sigma-delta级5、6和7的输出的相加后的值在输出总线55上输出，以提供变化的数字码，用于加到多除数分频器的控制输入，以提供分数除法的变化的除数值。但是，由于由第一和第二sigma-delta级5和6的积分器15引入的传递延时，加到第二和第三级6和7的第一加法器40的量化噪声将从前一sigma-delta级5或6被延时一个时钟周期。在每个sigma-delta级的前向路径中引入时钟周期延时的优点是允许每级的操作被传递一个时钟周期。这促进了整个sigma-delta调制器的高通过率。
现参见图3，示出同样根据本发明的一个N分可变频率合成器，它通常用参考数字60表示，用于从一个由晶体振荡器61生成的参考频率fr合成可选的输出频率fo，以及用于在频率输出端62输出所选择的输出频率fo。本发明的此实施方式中的合成器60适于输出多个可选频率系列，其中每个系列中的相邻可选频率间的频率步长是恒定的，但各系列间是可选的，如下文所说明的。
合成器60包括一个直接频率合成器，它由一个可选整数分频器65提供，该整数分频器具有一个控制输入66，用于选择整数R，参考频率fr将被该整数所分割以提供一个中间输出频率fi。分频器65输出的中间频率fi被加到一个N分频率合成器68的相位检测器67的一个第一输入64，该频率合成器被实现为一个锁相环合成器。相位检测器67的输出通过环路滤波器69到达一个电压控制振荡器70，它生成所选择的输出频率fo。一个负反馈环71通过一个多除数可编程分频器73反馈来自电压控制振荡器70的输出频率fo，该多除数可编程分频器73将输出频率fo分割为分割后的频率fd。分割后的频率fd通过负反馈环71反馈到相位检测器67的一个第二输入72。相位检测器67将分割后的频率fd的相位与中间频率fi的相位进行比较，并输出一个电压信号，该电压信号在环路滤波器69中被滤波，并被加到电压控制振荡器70，用于将电压控制振荡器70的频率输出驱动到所选择的输出频率fo。
一个控制输入74被提供给分频器73，用于接收变化的数字码，以提供整数除数的变化值，频率fo将被该变化值所分割，以进行分数除法，从而产生所选择的频率fo。在这种方法中，反馈频率fo可被一个具有整数部分I和分数部分F/M的有理数所除。
有理数的分数部分F/M被一个可变模分数计算器计算，该分数计算器通常表示为参考数字75，它与可变模分数计算器1相同，相同的元件用相同的参考数字标识。为了方便，分数计算器1的三阶sigma-delta调制器3在图3中仅以方框表示。
所选择的有理数的分数部分的分子F和分母M的值分别通过输入端口12和14写入分数计算器75的第一和第二寄存器10和11。一个第三寄存器76被用于存储所选择的有理数的整数I的值的数字值。所选择的整数I的值通过一个第三输入端口77写入第三寄存器76。主数字加法器78将存储在第三寄存器76中的整数I与分数计算器75在分数计算器75的每个时钟通过输出端口8输出的变化的数字码相加，其中该数字码表示有理数的分数部分的值。相加后的有理数的整数部分与分数部分在总线79上被加到可编程分频器73的控制输入74。可编程分频器73的分频后的输出频率fd作为分数计算器76的时钟，以便当在每个时钟变化码与有理数的整数值相加时，适当的除数值被加到可编程分频器73的控制输入。
一个第四寄存器80存储所选择的整数R的值，用于选择分频器65的除数。一个输入端口81被用于将所选择的整数R的值输入到第四寄存器80。第四寄存器80的比特长度将足够存储所允许的整数R的值，这由分频器65的控制输入66的比特长度决定。通常，到分频器65的输入66的比特长度将为4比特。一个4比特总线82将第四寄存器80中的存储的整数R的值传送到分频器65的控制输入66。
通常，整数I的值将被减小，以减小噪声增益，但是，通常第三寄存器76将是一个10比特寄存器。一个相应长度的总线84将第三寄存器76中存储的整数I的值传送到主加法器78。
分数频率合成器60尤其适用于合成用于移动电话通信中的一系列可选频率，相邻可选频率间具有不同的频率步长。分数合成器60的转移函数为1R(I+FM)]]>因此，分数合成器60的可选输出频率fo由下列方程给出fo=1R(1+FM)fr]]>此方程可写成以如下方式给出fo的值fo=MI+FRMfr]]>因此，通过改变分母M/或整数R，可改变各个可选频率系列的相邻可选频率间的频率步长。
可选择整数R和分母M的多个值，但是，以下是如何选择各个频率系列中的相邻频率间的频率步长，以及当已选择了步长后如何选择一个所选择的频率系列的频率值的例子。在这些例子中，可变频率合成器60被说明成用于合成适于在GSM标准下和在IS-136标准下的通信的频率。这两个标准都在900MHz附近的信道频率操作。但是，在GSM通信中，相频可选频率间的频率步长为200kHz，而在IS-136标准中，相邻可选频率间的频率步长为30kHz。在本发明的此实施方式中，晶体振荡器61产生的参考频率为13MHz。
为合成GSM标准下的通信所需的频率，整数R被选择为等于1，分母M的值被选择为等于65。当R和M的值这样选择时，频率输出方程变成fo=(65I+F)65fr]]>当参考频率fr为13MHz，整数R和分母M的值这样设置时，频率输出信号fo可选择为具有200kHz的整数倍的频率步长，其方法是对于不超过64的分子F值选择整数I值等于67，而对于大于64的F值选择整数I值等于65，并取分子F的值从F＝0至F＝64，以1为步长，如下foI FM883.80 67 64 65884.00 68 065884.20 68 165884.40 68 265……
要用相同的13MHz的参考频率fr合成IS-136标准中的通信的频率，整数R的值选择为等于1，分母M的值被选择为等于1300，从而，频率输出的等式变为fOUT=1300I+F1300fr]]>频率输出信号fo可选择为具有30kHz的频率步长，其方法为对于不大于1300的F值选择整数I值等于67，对于大于1300的F值选择整数I值等于68，并将F值从0至1297以步长3分步，如下foI F M883.97671297 1300884.00680 1300884.03683 1300884.06686 1300……上文所说明的在不需要提供单独的参考频率的情况下，能够改变频率步长这一事实是一个尤其重要的优点，因为相同的环路滤波器69可被用于锁相环合成器68。
具有与已经说明的系列相同或不同的频率步长的其他系列的可选频率可用同样的方法合成，即选择其他R和M的值以选择频率步长，并适当地选择I值用于选择基本频率，以及选择F值用于通过各自的频率步长对该系列的频率进行分步。
在频率合成器60的一个实际实现中，将提供一个查找表(未显示)，它具有相应于可选频率系列的频率步长的整数R和分母M的适当值，它们将可能需要用于可变频率合成器60的合成。各频率步长的值将与用于选择各个步长的整数R和分母M的相应值关联。同样将提供一系列查找表，它们具有用于选择各个频率系列内的可选频率的适当的整数I和分母F的值。对于各个频率系列，适当的可选频率值将与其相应的整数I和分母F的值相关联。将提供适当的电路，允许输入适当的数据，用于选择各自的可选频率。例如，当可变频率合成器60被用于移动电话通信时，将为适当的电路提供一个输入，它允许选择GSM标准和IS-136标准下的通信所要求的一系列频率。一个单独的输入将被用于允许输入要选择的频率值。然后该电路将从查找表中选择整数R和分母M的适当值，用于选择适当的可选频率系列，然后该电路将从适当的查找表中选择整数I和分子F的适当值，用于合成所选择的频率。
现参见图4，示出根据本发明的另一实施方式的一个N分可变频率合成器，它通常表示为参考数字90。该可变频率合成器90与可变频率合成器60有些相似，相同的元件用相同的参考数字标识。可变频率合成器90与可变频率合成器60之间的主要差别是直接分频器由一个多除数可编程分频器91所提供，并可在可变模分数计算器1的控制下操作。一个用来分割分频器91中的频率的有理数的分数部分的分子F和分母M的所选值分别通过分数计算器1的输入端口12和14被写入到第一和第二寄存器10和11。有理数的整数部分I通过输入端口77被写入第三寄存器76。另外，在本发明的此实施方式中，间接频率合成器由一个与间接合成器68的相同的锁相环提供，但是，反馈环71中的分频器是一个可选整数分频器92。用于去分割通过分频器92的频率的整数值通过输入端口81被写入第四寄存器80。
因此，频率合成器90的转移函数由下列等式给出RI+FM]]>它可被改写为RMMI+F]]>因此，可由可变频率合成器90合成的可选输出频率fo由下列等式给出fo=RMMI+Ffr]]>将被欣赏的是，如果需要，由分频器65提供的直接频率合成器可从参考图3说明的可变频率合成器60中省去。还将被欣赏的是，间接频率合成器68将从参考图4说明的可变频率合成器90中省去。通过从可变频率合成器60中省略直接频率合成器65，频率合成器60的可选输出频率fo的等式将变为fo=MI+FMfr]]>因此，在这种情况下，各个可选频率系列的相邻可选频率间的频率步长可通过选择分母M的值选择。
通过从可变频率合成器90中省去间接频率合成器68，可选输出频率fo的等式将变为fo=MMI+Ffr]]>将看到可变频率合成器90的间接频率合成器68可由一个简单的锁相环提供，其反馈环中没有分频器92。在锁相环充当对中间频率进行滤波的带通滤波器时，其频率将变成合成器90的输出频率。
但在参考图1和2说明的可变模分数计算器中，其中在相应的sigma-delta级的负反馈环中的反馈的量化器的输出与分母M的值相乘，已被说明为实现成一个多路转接器，将看到在本发明的sigma-delta调制器的各个sigma-delta级的各个量化器的输出为多比特输出的实施方式中，乘法将在每个级中的一个适当的数字乘法器中进行。乘法器实现为一个多路转接器一般仅适用于量化器的输出为单比特输出的sigma-delta级。将乘法器实现为每个sigma-delta级的反馈环中的一个多路转接器是本发明的一个尤其有利的实现，因为它产生了本发明的一种相对简单、便宜并且不复杂的实现，在集成电路芯片所需的模区最小。
还将被欣赏的是，不是将来自第二寄存器11的分母值M通过多个反相器以向多路转接器提供分母M的负值，而是可将分母M的负值存储在一个单独的寄存器中，分母M的负值可从中加到多路转接器48的输入50。还将被欣赏的是，除二进制加法器40外，可提供其他的适当的二进制加法器，用于将分子F的存储值与分母M的正和负值中适当的那一个相加，这些加法器取决于所使用的算法类型，在某些情况下，不需要对来自量化器的输出比特的反相值进位，因为这是当算法基于双补码算法时的一个特殊要求。
还将被欣赏的是，虽然分数计算器已被说明为实现成一个三阶sigma-delta调制器，但分数计算器可为一个二阶分数计算器，或者具有任何高于三阶的阶数。另外，将看到，虽然sigma-delta调制器已被说明为实现成MASH级联结构，sigma-delta调制器也可以其他适当的级联结构提供。
虽然sigma-delta调制器的寄存器、总线、加法器、积分器和其他元件已被说明成具有指定的比特长度，但也可使用具有其他比特长度的元件，并且元件和总线的比特长度的选择可根据分数计算器的功能以及将被计算的变量来适当地选择。虽然sigma-delta调制器已被说明为包括由调制器的各个sigma-delta级的前向路径所提供的时钟延时，但时钟延时也可位于sigma-delta级的反馈路径中。sigma-delta调制器中的这些变化以及其他变化对于本领域技术熟练者是已知的，并且对sigma-delta调制器的具体说明将不会以任何方式限制本发明的范围。
虽然时钟周期延时已被说明为在每个sigma-delta级的前向路径的积分器中引入，但看到时钟周期延时也可在各个sigma-delta级的反馈路径中引入。这对于本领域技术熟练者将很容易清楚并了解。
不用说，将被欣赏的是根据sigma-delta调制器的阶数，将实现适当的传递路径。
权利要求
1.一个用于将一个分数计算为一个代表该分数的变化的数字码的可变模分数计算器，该可变模分数计算器包括一个具有N个级联的sigma-delta级的N阶sigma-delta调制器，其中N为大于1的整数，该sigma-delta调制器响应分数的分子和分母以输出变化的数字码，其中分子和分母的值可选。
2.权利要求1要求的一个可变模分数计算器，其中sigma-delta调制器的N个sigma-delta级级联成MASH结构。
3.权利要求1要求的一个可变模分数计算器，其中sigma-delta调制器的每个sigma-delta级包括一个反馈环。
4.权利要求3要求的一个可变模分数计算器，其中一个乘法器位于各个sigma-delta级的反馈环中，用于在将反馈信号的负值与到该sigma-delta级的级输入相加前，将该级的反馈环中的反馈信号所代表的值与所选择的分数的分母值相乘。
5.权利要求4要求的一个可变模分数计算器，其中第一sigma-delta级的级输入为所选择的分数的分子值，其后每个sigma-delta级的级输入为来自前一sigma-delta级的量化噪声的负值。
6.权利要求3要求的一个可变模分数计算器，其中每个sigma-delta级包括一个积分器，用于对级输入与从反馈环反馈到级输入的信号的负值之和积分，一个量化器，用于量化积分器的输出，量化器的输出通过反馈环反馈，以及一个第一加法器，用于将来自反馈环的信号的负值与到sigma-delta级的级输入相加，并将和输出到积分器。
7.权利要求6要求的一个可变模分数计算器，其中从第一级至第N-1级的每个sigma-delta级具有个第二加法器，用于将该级的积分器的输出与乘法器输出的负值相加，以将量化噪声的负值提供给下一sigma-delta级的级输入。
8.权利要求6要求的一个可变模分数计算器，其中每个sigma-delta级的量化器是一个单比特输出量化器。
9.权利要求8要求的一个可变模分数计算器，其中每个sigma-delta级量化器的单比特输出代表该级的积分器输出的符号值。
10.权利要求8要求的一个可变模分数计算器，其中每级的量化器的输出代表自该sigma-delta级的积分器接收的信号的最高比特。
11.权利要求10要求的一个可变模分数计算器，其中每个sigma-delta级被设置为以双补码算法积分，并且每级的量化器的输出代表该级的积分器的输出的符号值。
12.权利要求9要求的一个可变模分数计算器，其中每个sigma-delta级的乘法器实现为一个开关电路，它根据来自该级的量化器的输出比特的状态，选择性的将所选择的分母值和其负值中的一个加到sigma-delta级的第一加法器，以便通过由量化器的输出所代表的符号值来影响分母的乘法。
13.权利要求12要求的一个可变模分数计算器，其中所选择的分母值被加到每个sigma-delta级的开关电路的第一输入，并且所选择的分母值经过一个反相电路加到开关电路的一个第二输入。
14.权利要求12要求的一个可变模分数计算器，其中响应代表负号的sigma-delta级的量化器的单比特输出，所选择的分母值被开关电路加到每个sigma-delta级的第一加法器，响应代表正号的sigma-delta级的量化器的单比特输出，所选择的分母的负值被开关电路加到第一加法器。
15.权利要求12要求的一个可变模分数计算器，其中开关电路包括一个多路转接器。
16.权利要求12要求的一个可变模分数计算器，其中每个sigma-delta级的第一加法器包括一个二进制加法器，它具有一个第一输入，用于接收到该sigma-delta级的级输入，以及一个第二输入，用于接收来自该级的开关电路的所选择的分母的正或负值，该二进制加法器将第一和第二输入各自的输入相加，并将和输出到该sigma-delta级的积分器。
17.权利要求16要求的一个可变模分数计算器，其中每个sigma-delta级的二进制加法器包括一个进位输入用于接收该级的量化器的单比特输出的负值，并将量化器的单比特输出的负值与该二进制加法器的第一和第二输入上的输入相加。
18.权利要求1要求的一个可变模分数计算器，其中一个第三加法器被用于将来自sigma-delta调制器的各个sigma-delta级的量化后的输出相加，以提供变化的数字码。
19.权利要求1要求的一个可变模分数计算器，其中第二级至第N级的每一级的量化后的输出被通过m-1个微分器，其中m为MASH结构级联中的该sigma-delta级的级号。
20.权利要求1要求的一个可变模分数计算器，其中一个第一寄存器被用于存储所选择的分数的分子值，一个第二寄存器被用于存储所选择的分数的分母值。
21.权利要求20要求的一个可变模分数计算器，其中一个第一输入被用于向第一寄存器输入所选择的分子值，一个第二输入被用于向第二寄存器输入所选择的分母值。
22.一个用于从一个参考频率合成可选的输出频率的直接可变频率合成器，该频率合成器包括一个多除数可编程分频器，用于分割参考频率，合成一个所选择的输出频率，该分频器响应一个控制信号来改变其除数，以进行分数除法，一个可变模分数计算器，用于将一个可选值的有理数的分数部分计算成一个代表该分数的变化的数字码，该可变模分数计算器响应所选择的有理数的分数部分的分子和分母值来输出变化的数字码，以及一个主加法器，用于将代表所选择的有理数的整数值的数字码与来自可变模分数计算器的变化的数字码相加，以便向可编程分频器提供一个变化的控制信号，从而向可编程分频器提供变化的除数值以进行分数除法，以根据所选择的有理数值产生选定的合成输出频率。
23.权利要求22要求的一个直接可变频率合成器，其中可变模分数计算器包括一个具有N个级联的sigma-delta级的N阶sigma-delta调制器，其中N为大于1的整数。
24.权利要求23要求的一个直接可变频率合成器，其中sigma-delta调制器的N个sigma-delta级级联成MASH结构。
25.权利要求23要求的一个直接可变频率合成器，其中一个乘法器位于每个sigma-delta级的反馈环中，用于在将反馈信号的负值与到该sigma-delta级的级输入相加前，将该级的反馈环中的反馈信号所代表的值与所选择的分数的分母值相乘。
26.权利要求25要求的一个直接可变频率合成器，其中第一sigma-delta级的级输入为所选择的分数的分子值，其后的每个sigma-delta级的级输入为来自前一sigma-delta级的量化噪声的负值。
27.权利要求22要求的一个直接可变频率合成器，其中来自多除数可编程分频器的输出频率通过一个带通滤波器，该带通滤波器的中心频率取在输出频率上。
28.权利要求27要求的一个直接可变频率合成器，其中带通滤波器实现为一个锁相环。
29.一个间接可变频率合成器，用于从一个参考频率合成可选频率，并用于改变可选频率的相邻可选频率间的频率步长，该频率合成器包括一个位于频率合成器的反馈环中的多除数可编程分频器，用于分割反馈环中的反馈频率，该可编程分频器响应一个控制信号，以改变其除数进行分数除法，一个可变模分数计算器，用于将一个可选值的有理数的分数部分计算成一个代表该分数的变化的数字码，该可变模分数计算器响应所选择的有理数的分数部分的分子和分母值来输出变化的数字码，以及一个主加法器，用于将代表所选择的有理数的整数值的数字码与来自可变模分数计算器的变化的数字码相加，以便向可编程分频器提供一个变化的控制信号，从而向可编程分频器提供变化的除数值来进行分数除法，从而根据所选择的有理数值产生选定的合成输出频率，可选输出频率的相邻可选输出频率间的频率步长响应所选择的有理数的分数部分的分母的值。
30.权利要求29要求的一个间接可变频率合成器，其中当有理数的分数部分的分母值已被选择后，合成后的输出频率可根据有理数的分数部分的分子以及有理数的整数中的一个或两个进行选择。
31.权利要求29要求的一个间接可变频率合成器，其中可变模分数计算器包括一个具有N个级联的sigma-delta级的N阶sigma-delta调制器，其中N为大于1的整数。
32.权利要求31要求的一个间接可变频率合成器，其中sigma-delta调制器的N个sigma-delta级级联成MASH结构。
33.权利要求31要求的一个间接可变频率合成器，其中sigma-delta调制器的每个sigma-delta级包括一个反馈环。
34.权利要求31要求的一个间接可变频率合成器，其中一个乘法器位于每个sigma-delta级的反馈环中，用于在将反馈信号的负值与到该sigma-delta级的级输入相加前，将该级的反馈环中的反馈信号所代表的值与所选择的分数的分母值相乘。
35.权利要求34要求的一个间接可变频率合成器，其中第一sigma-delta级的级输入为所选择的分数的分子值，其后的每个sigma-delta级的级输入为来自前一sigma-delta级的量化噪声的负值。
36.权利要求33要求的一个间接可变频率合成器，其中每个sigma-delta级包括一个积分器，用于对级输入与从反馈环反馈到级输入的信号的负值之和积分，一个量化器，用于量化积分器的输出，量化器的输出通过反馈环反馈回来，以及一个第一加法器，用于将来自反馈环的信号的负值与到sigma-delta级的级输入相加，并将和输出到积分器。
37.权利要求36要求的一个间接可变频率合成器，其中每个sigma-delta级的量化器是一个单比特输出量化器。
38.权利要求37要求的一个间接可变频率合成器，其中每个sigma-delta级量化器的单比特输出代表该级的积分器的输出的符号值。
39.权利要求38要求的一个间接可变频率合成器，其中每个sigma-delta级的乘法器实现为一个开关电路，它根据来自该级的量化器的输出比特的状态，选择性的将所选择的分母值和其负值中的一个加到该sigma-delta级的第一加法器，以便通过由量化器的输出所代表的符号值来影响分母的乘法。
40.权利要求39要求的一个间接可变频率合成器，其中响应代表负号的sigma-delta级的量化器的单比特输出，所选择的分母值被开关电路加到每个sigma-delta级的第一加法器，响应代表正号的sigma-delta级的量化器的单比特输出，所选择的分母的负值被开关电路加到第一加法器。
41.权利要求29要求的一个间接可变频率合成器，其中一个第一寄存器被用于存储所选择的有理数的分数部分的分子，一个第二寄存器被用于存储所选择的有理数的分数部分的分母，以及一个第三寄存器被用于存储所选择的有理数的整数值。
全文摘要
一个可变模分数计算器(1)用于计算一个有理数的分数部分，该有理数被用在一个可变频率合成器的多除数分频器中去分割一个参考频率，该可变频率合成器包括一个MASH级联结构的三阶sigma－delta调制器(3)，它具有第一、第二和第三sigma－delta级(5、6、7)。
文档编号H03M7/00GK1465029SQ02802389
公开日2003年12月31日 申请日期2002年6月14日 优先权日2001年6月15日
发明者迈克尔·F·凯万尼, 威廉·P·亨特 申请人:阿纳洛格装置公司