专利名称：具有单端输入的高速、高分辨率和低功耗的模/数转换器的制作方法
技术领域：
本发明涉及一种如本文件中权利要求1的前序部分中定义的A/D(模/数)转换器。
背景技术：
对于电子设备来说，要求将模拟信号变换成数字信号是非常普遍的。此种类型设备的一个很重要的例子是由数字蜂窝电话提供的。与这些应用相关联的低功耗和高性能的要求对于构成此种设备的电子系统的集成电路的设计造成了特别严格的条件。
对于在这些电子系统中使用的一种类型A/D转换器的特别优点是使用具有二进制编码加权的电容，其相关联的开关根据一种被已知为SAR(Successive Approximation Register)(逐次近似寄存器)的技术通过逻辑电路来控制。
当设计复杂的集成电路时，一般是通过执行以完整的差分类型结构来处理模拟信号的部分，来寻求获得大的动态范围和对在集成电路内和集成电路外产生的噪声有好的抗扰度。
可是，在某些情况下，必须变换成数字形式的模拟信号并不是差分类型，即以一种与共同参考电位(common reference potential)的符号相反的电压变化的形式，而是一种非对称的或是单端类型，即以一种相对于参考电位可变的单端电压的形式。在这些情况下，设计者有两种选择方案他要么可以使用具有单端输入功能的A/D转换器，要么将信号变换成差分信号，然后将其施加到具有差分输入信号功能的A/D转换器上。在前一种情况下，如果可能，必须找到一种装置来避免噪声和其它与处理单端信号相关联的内在限制的负面效应，同时在后一种情况下，必须要接受的是必须置于转换器之前的电路的高一些的功耗和其它不期望的影响(失真和偏移)。
为了避免上述可选方案的缺点，如在EP-A-1039642所述，建议了一种具有单端输入的A/D转换器，其阐述了不需要将单端信号变换成差分信号的电路的差分结构的优点。此种已知的转换器使用四个电容阵列来替代在具有差分输入的转换器中提供的两个电容阵列，并且从结构的观点来看，这就意味着包含转换器的集成电路将会占据一个相当大的面积，同时从功能的观点看，在此过程中，它带来电能消耗的相当大的增加，并且必须需要使用一个高灵敏度的比较器来补偿比较器输入端的稍小的电压漂移(voltage excursion)。这就暗示了降低的工作速度或，另一种选择，一种提供更好性能的比较器结构，并且因此不可避免地有更大的尺寸和在能量上有更大的消耗。
发明内容
因此，本发明的主要目的是提出一种A/D转换器，其不仅能执行单端信号的直接转换，且具有至少等于用于差分信号的转换器的噪声抗扰度(noise immunity)，其还能被一种占具较小面积的集成电路来实现，其具有低功耗并且在不调用特别灵敏的比较器的情况下使得高的工作速度成为可能。
根据本发明，通过实现一种由下文的第一权利要求中定义和特征化的转换器来得到此种目的。
从将要给予的几个实施例的详细描述中可以更加清楚地理解本发明，这些实施例被认为是例子，并且在任何方面都不是限制性的，将参照附图来进行所说的描述，在附图中
图1示出了一种用于已知类型的单端信号和根据SAR技术工作的A/D转换器；图2示出了一种用于单端信号的A/D转换器的示例性电路图，其使用一种电路，以将单端信号变换成差分信号的；图3示出了根据本发明第一实施例的用于单端信号的A/D转换器的示例性电路图；图4示出了本发明的第二实施例；以及图5示出了本发明的第三实施例。
具体实施例方式
为了简化陈述，附图中所示出的转换器是通过以仅由五比特组成的二进制数字进行采样来转换模拟信号的，但在实际的实践中，很明显有可能实现具有大得多的比特数的转换器。
图1中的电路图示出了一种6个电容b1～b6的阵列，用参考数字10来指示，每个电容与开关SW1～SW6中的一个相关联。从b5到b1的电容被以二进制编码加权，也就是其具有按照因子2i来增加的电容值，其中i＝0，1，2，3，4。第六个电容b6，其具有与第五个电容b5相同的电容值，用作为使得电容阵列的电容总和精确地等于电容b1的电容值的两倍。
每个电容的一个电极与共同的端子NS连接。开关用来将每个电容的另一电极有选择地与第一端子(由NC表示)，或第二端子(由接地符号表示)连接。端子NS通过开关S2的装置要么与地相连，要么悬空。通过开关S1的装置，终端NC可以有选择地要么与输入端子11相连(其上被施加了输入信号Vin(相对于地的电位))，要么与参考端子12相连(其上被施加了参考电位Vref)。
端子NS与作为比较器的运算放大器13的非反相输入端相连。运算放大器13的反相输入端与地相连。比较器的输出OutCmp与由参考数字17表示的处理、控制和寄存器单元相连。所述单元包括逻辑控制单元14、寄存器15和用来读取寄存器的电路16。更具体地是，输出OutCmp与逻辑控制单元14相连，其中该逻辑单元14依次与开关SW1～SW6、开关S2和开关S1相连，并且根据预定的定时程序和比较器的输出来运行它们。应该理解的是在实际实践中，这些开关由诸如MOS晶体管或MOS晶体管的组合的可控电子连接器件组成。逻辑单元14还与寄存器15相连，其用来存储开关SW1～SW5的位置。寄存器读取电路16对应于模拟输入信号Vin而将数字信号Nout提供为它的输出。例如，在由WILEY出版的Gregorian和Temes所著的“Analog MOS Integrated Circuits”的420～425页上描述了与图1所示转换器相似的转换器。
非常简单地表达，该转换器按照下述方式工作在第一阶段，开关由逻辑单元14控制，以使其位于图1所示的位置，也就是通过开关S1将端子NC与输入端子11相连，其上施加了要转换的信号Vin，通过开关S2将端子NS与地相连，将所有电容的下电极(lower electrode)通过与其相关的开关SW1-SW6连接到端子NC，使得所有的电容都被充电到电压Vin。
在接下来的阶段，逻辑单元14使得开关S2打开，然后操作开关SW1～SW6，以使得所有电容的下电级连接到地，结果是阵列10的共同端子NS将被充电到电压-Vin。
在这一点上，逻辑单元14开始SAR技术的典型操作，其目的是一个接一个地识别那些组成代表输入电压采样的二进制数目的比特值；更具体地从寻找最重要比特的观点看，操作开关SW1和S1，以将最大电容量(C)的电容b1的下电级连接到位于参考电压Vref的端子12这导致端子NS的电压从-Vin上升到-Vin+Vref/2；选择参考电压Vref，以使其等于将要被转换的最大电压Vin。
如果电压-Vin+Vref/2为负，则比较器13将会提供低输出信号，并且逻辑单元14将使开关SW1保持在使电容b1的下电极与参考端子12(Vref)相连的位置，并且将会把此位置信息发送到寄存器15作为比特1的对应。
但是如果电压-Vin+Vref/2为正，则比较器13将具有高输出信号，并且逻辑单元14将使开关SW1回到使电容b1的下电极与地相连的位置，并且将会把此位置信息发送到寄存器15作为比特0的对应。
将会对电容b2执行相同的操作来找到第二比特，而且仅仅除了在SAR操作的整个期间都保持与地相连的最后一个电容b6以外，对所有其余电容也如此进行。
在操作的最后，寄存器15将包含代表开关SW1～SW5最终位置的5比特和对应于输入电压Vin的采样测量的二进制编码。
如开始讨论的，如刚刚描述的一样的单端A/D转换器的操作可受到噪声的负面影响。实际上，应该注意的是，参考电压Vref(它一般由位于在其上形成了具有其他模拟和数字电路的转换器的相同衬底上的电路产生的)取决于电源电源的噪声和在衬底中引入的其它电路噪声。类似地，当开关S2打开时，在接地端子上出现的任何噪声将会存储(memorized)在端子NS上。而且，在开关打开时，开关S2(通常是MOS晶体管)呈现出相对于端子NS的电容将变为被放电，因此导致了端子NS的电压变化(所说的穿通效应)(feed-througheffect)。此种变化产生了转换偏移(conversion offset)，也就是说，元件可以不是起因于输入信号，因此可以损害转换的准确性。
从避免上述困难的角度看，如同在开始已经描述的，已经提出了将单端信号变换成差分信号，并且随后利用一个差分转换器来完成转换。实现此种提议的电路结构在图2中示意出。
要转换的模拟信号(再次用Vin表示)被施加在电路20的输入端，电路20能将一个单端输入电压变换成两个差分输出的电压+Vin和-Vin(图中SE→FD表示单端到完全差分)。在实际实践中，电路20可以基本上由具有合适反馈的运算放大器组成。
施加到电路20上的是所谓的共模电压(common mode)Vcm，其构成差分输出电压+Vin和-Vin的参考电压。差分输出电压+Vin和-Vin通过开关S1A、S1B被施加到2个电容阵列10A和10B上，除了以下一个事实外，其等同于图1中的阵列10对应于与地连接端子的端子是位于共模电压Vcm上，而且对应于与参考电压Vref连接的端子的端子是位于相对于共模电压Vcm具有正值(+Vref)和负值(-Vref)的差分电压上。两个阵列的共同端子NS+和NS-被分别连接到于图1中比较器13的比较器23的非反相和反相端子。
逻辑单元14′根据完全类似于图1中逻辑单元14使用的程序来控制开关。可是，应该注意到的是，电容阵列10A的开关与电容阵列10B的对应开关10B同时受到控制，并且参考电压是按照推挽模式(push-pull mode)被施加的，也就是说，只要当电容阵列10A位于Vref，则其在阵列10B中的对应部分位于-Vref。根据图2，类似于图1中参考数字15和16所表示部分的寄存器15′和寄存器读取单元16′、以及逻辑单元14′形成了类似于转换器的17所指示部分的处理、控制和寄存器单元部分17′。
上述的转换器使得可以获取好的噪声抗扰度。实际上，在共模电压Vcm上叠加的任何噪声将会由2个电容阵列10A和10B以相同方式存储，使得也是转换器的输入端子的端子NS+和NS-之间的电压差不受噪声的影响。而且，在逐次近似阶段，通过与其相关联的各个开关而被连接到Vcm的阵列10A的电容数目等于与Vcm相连的阵列10B的电容数目，并且与+Vref或-Vref相连的电容将具有分别与-Vref或+Vref相连的一致电容(homologous capacitors)。由于参考电压是差分的并且干扰是共模的，因此任何影响Vcm和±Vref的干扰实际上对转换的精确性没有影响。
如在开始中已经讨论的，根据图2的转换器具有由添加将单端信号变换成完全差分信号的电路20产生的一些缺点、在一定程度上使转换成差分形式的优点失效并且包含更大的能量消耗、所要转换信号的失真和转换偏移的缺点。
图3中所示的根据本发明实施例的A/D转换器具有用参考数字10A′表示的第一电容阵列和表达式(expression)阵列Vin，其等同于图2中的阵列10A，以及由参考数字10B′表示的第二电容阵列和表达式阵列Vrefm，其等同于图2中的阵列10B，同样，电压比较器23″和包含逻辑单元14″、寄存器15″和读取单元16″的处理、控制和寄存器单元17″也如同图2中的转换器，但是在几种重要方面不同于已知的转换器。更具体地，由S1～S6表示的阵列10A′的开关是每个具有一个中心端子、且被连接到阵列的电容的三向开关，因此，其可以被选择地与三个端子中的一个相连，即，转换器的输入端子(即，必须被转换的电压信号源的输出(Vin))、以及第一和第二参考端子(即，合适参考电压源的输出(Vrefp，Vrefm))。阵列10B′的开关S1m-S6m是与如图2中电路的阵列10B一样的双向开关，并且将电容有选择地连接到分别与接地(Gnd)端子和第二参考端子Vrefm连接的两个端子中的一个或另一个。如图所示，没有与图2中S1A和S1B表示的部分类似的开关，也没有电路将单端输入信号变换成差分信号。两个阵列10A′和10B′的相同加权的电容也优选彼此相等，但是本发明还可以有利地以不完全相同的电容来实现。
电压Vrefp和Vrefm是参照共模电压Vcm的两个差分参考电压。Vcm优选位于Vrefp和Vrefm所定义范围的中心。仅仅是为了说明目的，下列数值可能与集成电路相关联，其中供电电压Vdd＝2.5伏Vrefp＝2伏，Vrefm＝0.5伏以及Vcm＝1.25伏。接地端子Gnd是集成电路的共同参考端子，并且与电源的低电压端子一致，假设其等于0。电压信号Vin是参照接地电位，并且可以假设是包含在0和Vrefp-Vrefm之间的值。
如图3所示，我们现在考虑根据本发明的转换器的实际功能。在初始充电阶段，逻辑单元14″产生控制信号，使得开关SP和SM关闭，同时阵列10A′的所有开关S1-S6将会处在使电容连接到端子Vin的位置，并且阵列10B′的所有开关S1m-S6m将会处在使电容连接到接地端子Gnd的位置。在此阶段，阵列10A′的电容充电到Vcm-Vin，并且阵列10B′的电容充电到电压Vcm。
通过采用结合图1简单描述的SAR技术的方式，转换将在下一阶段开始打开开关SP和SM，与最高加权电容(C)相关联的开关S1被带到与端子Vrefp相连的位置，开关S2-S6被带到这样一个位置，其中与该位置相关联的电容与端子Vrefm相连、且开关S1m-S6m也以同样的方式与端子Vrefm相连。这种操作将节点NS+带到电压Vcm-Vin+Vrefm/2+Vrefp/2，并将节点NS-带到电压Vcm+Vrefm。应用上面所述的示例值，节点NS+因此位于(2.5-Vin)伏，并且节点NS-位于1.75伏。如果节点NS+和NS-之间的电压差(-Vin+Vrefp/2，即0.75伏-Vin)为负，则开关S1保持在使其与端子Vrefp连接的位置上，并且寄存器15″记录此位置信息，作为比特1的对应，但是如果它为正，则逻辑单元14″将会把开关S1带到使其与端子Vrefm连接的位置上，并且将此位置信息发送到寄存器15″中作为比特0的对应。
对于第二最高加权(C/2)的电容进行相似操作，以寻找第二有效比特，以及对于除了仅仅最后一个电容(C/16)(其在SAR操作的整个阶段都与端子Vrefm保持相连)以外的其余电容也一样进行。在这些操作的期间，开关S1m-S6m保持在将其与端子Vrefm连接的位置上。
与现有技术相比，刚刚描述的转换器有很多优点。首先，应该注意到的是，在充电到电压Vin期间，阵列10A′连接在Vcm和Vin之间，并且阵列10B′连接在Vcm和地之间由于电压Vin是参照地的，因此由于改变接地而引起的可能干扰将完全没有影响，原因是阵列10B′的电容将要被充电到由在有效地电位和Vin之间的输入信号的摆动而确定的电压，并且阵列10A′的电容将要被充电到参照相同的有效地电位的电压上。而且，在SAR转换操作中，阵列10A′的电容端子中的一个被带到电压Vrefp或Vrefm，并且阵列10B′的电容的一个端子保持在电压Vrefm由于参考电压Vrefp和Vrefm是通过差分结构产生的，因此任何干扰在两个参考电压上将会变成以相同符号来叠加，即，它们对于比较器的两个输入端具有相同的影响，并且，随后，不会以任何方式改变测量。
因此，通过一种具有带有差分输入功能结构所有优点特征的结构的方式，此电路符合获得对单端模拟信号的直接转换的目的。应该注意到的是，这一结果是不需要如必须做的那样(例如在EP-A-1039642中描述的情况)增加任何电容性元件就可以获得的，并且不需要使用特别灵敏的比较器，因为输入电压Vin没有被电容性分配器所降低，并且因此位于其最高的可能值上。而且，由于电容性充电仅仅是在两个电容阵列10A′和10B′中，因此功耗很小，并且参考电压源Vrefp和Vrefm不需要大于在相同操作条件下完全差分比较器所需功率的输出缓冲器。
在图3中描述的实施例，在其中较低参考电压(Vrefm)接近于接地电位时的应用中执行得最好，原因是比较器23′工作的共模电压不是如所需用来具有最大开关速度的Vcm，而是Vcm+Vrefm。可是，可以采取措施来将共模电压固定在Vcm，付出的代价是比较器输入的动态范围的小的减小。如图4所示，例如，节点NS+和节点NS-中每一个可与电容Cx相连，该电容Cx可以通过在两个参考电压Vrefp和Vrefm间的各自的开关SCxP、ScxM的方式来切换。开关SCxP和ScxM由逻辑单元控制，这里是由14表示的，以在阵列10A的电容充电期间将两个电容Cx连接到端子Vrefp，在SAR转换操作期间将其连接到输入电压Vin和端子Vrefm。如果比较器的共模电压基本上保持在预定值Vcm上，则每个电容的电容量必须为Cx＝2C*(Vrefm)/(Vrefp-Vrefm)。
当集成电路的供应电压可以在一个窄的范围内选择时，根据可以用于良好优点的变形实例，电容可以在供应电压的极限值Vdd和Gn之间变化，而不是在Vrefp和Vrefm间变化。在这种情况下，两个电容的电容量必须为Cx′＝2C*(Vrefm/Vdd)。该变形实例的优点是当阵列10A′被充电到输入电压Vin时，没有电容量保持与差分电压源Vrefp和Vrefm相连。
图5示出了图4的转换器的变形实例，其使用了一种在图3中的转换器同样可以使用的手段，并且可能在没有共模电压(Vcm)的外部源的情况下工作，原因是该电压可以通过比较器本身来产生。后者的全部意图和目的都是一种完全差分的放大器，其在差分输入和输出之间有两个开关S2RA和S2RB。虽然被如此地认知，但比较器的此种结构通过两个开关同时关闭的方式来消除比较器偏移。当两个开关关闭时，比较器输入、以及节点NS+和NS-被强制到比较器的共模电压Vcm。在一个合适的比较器设计中，此电压被选择为一个用来给电容阵列10A′正确充电所需的值。应该注意的是，开关S2RA和S2RB(其根据用于图4中开关SP和SM的相同定时程序来操作)仅仅在充电阶段关闭，而在SAR转换阶段保持打开。
结论是由于此变换与在如果差分信号被转换中一样对在供应电源和参考电压源中作用的干扰不敏感，因此可以最大的精确来转换单端信号。不需要使用将单端信号变换成差分信号的电路以及不需要另外的电容阵列就可以获得，并且也因此不需要任何补充能量消耗和在集成电路中占据稍大的面积。在第三实施例中，图5中示出的一个，由于它不需要用来产生共模参考电压的特定电路，因此能量和面积节省甚至更大。
对于本领域普通技术人员来说，更加清楚的是从已知上文描述的本发明的实施例中得到的教导可以以相同或更大的优势应用在具有大于5比特采样数目的A/D转换器的实现中。例如，通过使用已知的将电容分成“上阵列”和“下阵列”的技术，其使中断电容量的指数增长成为可能。
权利要求
1.一种A/D转换器，包括以二进制编码加权的采样电容的第一阵列(10A′)，其每一个都被连接在第一电路节点(NS+)和与其相关联的受控开关器件(S1-S5)的中心端子之间，所述器件具有多个有选择地可与中心端子连接的端子；以二进制编码加权的采样电容的第二阵列(10B′)，其每一个都被连接在第二电路节点(NS-)和与其相关联的受控开关器件(S1m-S5m)的中心端子之间，所述器件具有多个有选择地可与中心端子连接的端子；参考电压发生器装置，其包括共同参考端子(Gnd)、第一和第二差分参考端子(Vrefp，Vrefm)、以及共模参考端子(Vcm)；用于模拟信号(Vin)的输入端子，其是参照共同参考端子(Gnd)的电压；第一和第二受控连接装置(SP，SM)，其分别被连接到第一和第二电路节点(NS+，NS-)，以有选择地与共模参考端子(Vcm)相连；电压比较器(23″)，其具有分别与第一(NS+)和第二(NS-)电路节点连接的第一和第二输入端子以及输出端子(Outcmp)；处理、控制和寄存器装置(17″)，其被连接到比较器(23″)的输出、与电容相关联的受控开关器件(S1-S5，S1m-S5m)、以及受控连接装置(SP，SM)，以根据预设的定时程序来操作所述开关器件和所述连接装置，并且作为比较器(23″)的输出的功能，以存储与电容相关联的开关器件(S1-S5)中至少一些器件的状态，并且提供对应于施加在输入端子的模拟信号(Vin)的输出信号(Nout)，其特征在于第一电容阵列(10A′)的每一开关器件(S1-S5)的多个有选择可连接的端子包括与输入端子(Vin)连接的第一端子、以及分别与第一(Vrefp)和第二(Vrefm)差分参考端子连接的第二和第三端子，以及第二电容阵列(10B′)的每一开关器件(S1m-S5m)的多个有选择可连接的端子包括与共同参考端子(Gnd)连接的第一端子、与第二差分参考端子(Vrefm)连接的第二端子。
2.根据权利要求1所述的转换器，其中第一(10A′)和第二(10B′)阵列的相同加权的电容基本上是彼此相等的。
3.根据权利要求1或权利要求2所述的转换器，包括第一和第二补充电容(Cx)，其被分别连接在第一(NS+)或第(NS-)电路节点和由控制、处理和寄存器装置(17′)控制的各自双向开关(SCxP，SCxM)的中心端子之间，以有选择地将所述中心端子连接到第一(Vrefp)或第二(Vrefm)差分参考端子。
4.根据权利要求1或权利要求2所述的转换器，包括第一和第二补充电容(Cx)，其被分别连接在第一(NS+)或第二(NS-)电路节点与由控制、处理和寄存器装置(17′)控制的各自双向开关(SCxP，SCxM)的中心端子之间，以有选择地将所述中心端子连接到供应电压源的第一(Gnd)或第(Vdd)端子。
5.根据前面任何一个权利要求所述的转换器，其中所述共模电压源(Vcm)包含在比较器中。
6.根据权利要求5所述的转换器，其中比较器(23)具有第一和第二差分输出端子，以及其中被分别连接到第一(NS+)和第二(NS-)电路节点的第一(S2RA)和第二(S2RB)受控连接装置被分别连接在第一节点(NS+)和第一差分输出之间、以及在第二节点(NS-)和第二差分输出之间。
全文摘要
以二进制编码加权的采样电容的第一阵列(10A′)的电容被连接在第一共同电路节点(NB+)和将要充电到相对于将要被转换信号的地(Gnd)的电压(Vin)的输入端子之间，并且根据BAR技术其被有选择地与两个差分参考端子(Vrefp，Vrefm)连接。同时，等于第一阵列并且全部与第二节点(NB－)相连的第二阵列(10B′)的电容被有选择地连接到地(Gnd)和较低差分电压端子(Vrefm)。两个节点被连接到比较器(23″)的各自输入。逻辑单元(17″)根据预定定时程序来控制两个阵列的电容的连接，并且作为比较器(23″)的输出的功能。虽然转换器是单端输入的，但它的行为类似于具有差分输入的转换器20，并且因此它对噪声具有很好的抗扰度。而且，它不需要另外的电容或特别灵敏的比较器。因此，它的特征在于低功耗和高速度，并且占据一个其作为一部分的集成电路的很小面积。
文档编号H03M1/80GK1526202SQ02813948
公开日2004年9月1日 申请日期2002年6月13日 优先权日2001年7月10日
发明者皮耶兰杰罗·孔法洛涅里, 马尔科·赞普罗尼奥, 安杰洛·纳加里, 纳加里, 赞普罗尼奥, 皮耶兰杰罗 孔法洛涅里 申请人:St微电子公司