专利名称：适用源信号频率低而倍频的倍数要大的2的制作方法
技术领域：
本实用新型涉及一种倍频装置，具体地说，是涉及一种适用源信号频率较低而倍频的倍数要求大的2N(N为正整数)次倍频装置。
背景技术：
目前最常用的倍频系统是锁相环电路；而锁相环电路无疑是一种比较成熟的技术，但在一些具体的应用领域有以下几点不足a.在长时间运行或比较恶劣的环境下容易出现失锁的情况b.在源信号频率较低而倍频的倍数要求很大时，锁相环电路很难实现对于源信号频率较低而倍频的倍数要求很大时，还有一种较常用的方法是通过DSP或CPU系统，用软件计数的方法实现。但这种方案涉及的成本开销相对较大，而且软件运行还涉及到长期可靠性的问题。
发明内容
本实用新型的目的是克服上述现有技术中存在的缺陷，从而提供一种基于全数字逻辑电路的，特别适用于源信号频率较低而倍频的倍数要求很大的2N次倍频的、简单、经济、可靠的倍频装置。
本实用新型的目的是这样实现的本实用新型提供的一种适用源信号频率较低而倍频的倍数要求大的2N次倍频装置，包括高频晶振1，用于提供该系统正常运转的基本工作时钟(信号C)；长周期计数器2，是对输入源信号的每周期相邻两个脉冲之间进行时间长度计数，产生一个M位的二进制计数值向量V1(M-1，…N，N-1，…1，0)，其中M为大于N的正整数；该向量经过了包含四舍五入过程的N次截尾处理后输出，作为短周期计数器3的计数模；短周期计数器3，用于目标信号周期的时间长度计数以及目标信号的产生；是以长周期计数器2置入的计数模，对高频晶振1产生的时钟信号C进行计数；控制逻辑电路4，根据输入源信号A产生长周期计数器2及短周期计数器3的控制信号，用于控制长周期计数器2的计数复位以及短周期计数器3的模置数(电路输入、输出信号的工作时序如图2所示)。当每次源信号A的脉冲前沿到来后，控制逻辑电路1向短周期计数器3发送一个置数信号，将长周期计数器2的输出向量锁存为短周期计数器3的计数模，并延迟半个计数时钟周期将长周期计数器复位(如图1所示)。
本实用新型的装置适用于对一个频率较低、周期稳定的周期性脉冲源信号进行2N(N为正整数)倍频，假设源信号名称为A，目标信号为B，本实用新型是对A信号的任一个周期中两个脉冲之间用一个高频时钟(C)计数，并将结果除以2N，将产生的商对另一组计数器置数，作为该计数器的模。后一组计数器同样以高频时钟C作为计数时钟，通过改变高频晶振的输出时钟频率以及长周期计数器2、短周期计数器3的规模(通过适当的逻辑组合而产生所需的B信号)，可以实现不同精度以及倍数的倍频过程；本系统可以用VHDL语言描述并通过FPGA很方便地实现。
本实用新型的优点在于本实用新型提供的适用源信号频率较低而倍频的倍数要求大的2N次倍频装置，由于是基于全数字逻辑硬件电路，其可靠性、稳定性能够得到充分的保证，而且电路规模不大，除高频晶振外的电路部分可以很方便地集成在一片小规模的FPGA中。另外，由于本装置内电路的主要由计数器、比较器以及一些简单的组合逻辑等组成，非常适合VHDL语言描述。
对于方法而言，模块化的设计简洁清晰，源信号频率、目标信号频率、高频时钟频率、计数器的规模以及倍频误差等参数之间的关系简单明了(具体见后面的说明)，有着很强的可操作性。
图1是本适用源信号频率较低而倍频的倍数要求大的2N次倍频装置组成图图2是本实用新型的长周期计数器2的内部结构框图图3是本实用新型的短周期计数器3的内部结构框图图4是本实用新型的控制逻辑电路4的内部结构框图图5是本实用新型的控制逻辑电路4的电路输入、输出信号的工作时序图
具体实施方式
以下结合附图和实施例对本适用源信号频率较低而倍频的倍数要求大的2N次倍频装置进行详细地说明参照图1，为了保证系统长时间的稳定度及精度，一高频晶振1采用市场上购买的温度补偿的高精度晶振，该高频晶振1提供系统正常运转的基本工作时钟(信号C)。
长周期计数器2的内部结构组成如图2所示，其功能是对输入源信号的每周期相邻两个脉冲之间进行计数，产生一个M位的二进制计数值向量V1(M-1，…N，N-1，…1，0)，其中M为大于N的正整数。而它的最终输出需要将V1进行四舍五入的N次截尾处理，即首先只取V1的高M-N位，得到一个M-N位的向量V2(M-N-1，M-N-2，…1，0)，同时将V1的第N-1位值加到V2的最后一位，从而产生一个M-N位的输出向量V3。输出向量V3最终要在每次源信号A的脉冲前沿到来时置入短周期计数器3，作为其计数的模。这种四舍五入的策略可以使在保证计数精度不变的情况下，高频晶振的输出时钟频率降低1倍。
参考图3，短周期计数器3的内部结构当控制逻辑电路4产生的置数信号为低脉冲时，锁存器将长周期计数器的输出信号锁存，并通过第一比较器1的作用使其成为计数器的计数模，从而对高频晶振1产生的时钟信号C进行计数。同时，还要将计数模V3再次进行1次截尾，得到半周期的计数长度，并将这个半周期长度值作为一个第二比较器2的一路输入，而短周期计数器的计数值发送到比较器2的另一路输入端，从而由比较器2产生在每个周期的前、后半周期交替为高、低(或低、高)电平的方波信号B，即最终要得到的2N次倍频信号。
参考图1，控制逻辑电路4的功能是根据输入源信号A而产生长周期计数器2及短周期计数器3的控制信号。当每次源信号A的脉冲前沿到来后，控制逻辑电路4向短周期计数器3发送一个置数信号，将长周期计数器2的输出向量锁存为短周期计数器3的计数模，并延迟半个计数时钟周期将长周期计数器复位。本部分电路输入、输出信号的工作时序如图5所示。
控制逻辑电路4的内部结构如图4所示，基于一个模4的加法计数器，该计数器在源信号A的有效脉冲以外期间保持‘0’状态，当有效脉冲到来后开始计数。模4计数器的输出分别接到两组‘同或’电路以及一个‘异或’电路。两个‘同或’电路分别判断计数值是否为‘1’或‘2’，当计数值为‘1’时通过一个‘与非’门将该计数周期的时钟正脉冲反相，作为短周期计数器的置数信号；当计数值为‘2’时通过另一个‘与非’门将该计数周期的时钟正脉冲反相，作为长周期计数器的复位信号。‘异或’电路是为了保证当计数值为‘3’时产生一个低电平，作为模4计数器的置数信号，以保证此后的计数值始终为‘3’，直至源信号有效脉冲结束而清0。由于高频时钟C的频率远大于源信号A，控制逻辑电路4中引入的周期延迟以及计数误差可以忽略不计。另外，从该部分电路的工作原理来看，源信号的有效脉冲宽度应保证大于3个高频时钟周期。
在具体实施例的系统中，假设源信号的频率为fA，高频时钟频率为fC，倍频的倍数为2N，而倍频过程原则上将在每个源信号周期中产生2N个目标信号B周期。由于计数过程以及截尾过程引入了误差，假设在每个源信号周期中实际产生了2N±ε个目标信号周期。那么这几个数值之间的关系式为ε≈(fA×22N-1)/fC或fC≈(fA×22N-1)/ε在倍频误差以及高频时钟频率设定后，相应地便可以确定长周期计数器2以及短周期计数器的规模。
也就是说，要想倍频过程的误差足够小，高频时钟的频率fC必须足够高。
本实施例的装置给出的具体设计若将一个约1Hz的源信号进行1024次倍频，而每个周期内产生的脉冲个数误差小于0.1个目标信号周期，那么高频时钟的频率必须选择大于约5.24MHz。
本实用新型的装置中除高频晶振外，其他电路如长周期计数器(2)、短周期计数器(3)、控制逻辑电路(4)可以集成在同一片FPGA中，用VHDL语言方便地描述实现。
为了保证长时间的稳定工作状态，高频晶振采用温度补偿晶振。
权利要求1.一种适用源信号频率低而倍频的倍数要大的2N次倍频装置，其特征在于，包括高频晶振(1)，用于提供该系统正常运转的基本工作时钟信号C；长周期计数器(2)，是对输入源信号的每周期相邻两个脉冲之间进行时间长度计数，产生一个M位的二进制计数值向量V1M-1，…N，N-1，…1，0，其中M为大于N的正整数；该向量经过了包含四舍五入过程的N次截尾处理后输出，作为短周期计数器(3)的计数模；短周期计数器(3)，用于目标信号周期的时间长度计数以及目标信号的产生；是以长周期计数器2置入的计数模，对高频晶振1产生的时钟信号C进行计数；以及控制逻辑电路(4)，根据输入源信号A而产生长周期计数器(2)及短周期计数器(3)的控制信号，当每次源信号A的脉冲前沿到来后，控制逻辑电路(1)向短周期计数器(3)发送一个置数信号，将长周期计数器(2)的输出向量锁存为短周期计数器(3)的计数模，并延迟半个计数时钟周期将长周期计数器(2)复位。
2.按权利要求1所述的适用源信号频率低而倍频的倍数要大的2N次倍频装置，其特征在于所述的短周期计数器(3)中的输出逻辑包含了一组比较器，该比较器的一路输入为经过1次截尾的计数模，另一路输入为计数值。
3.按权利要求1所述的适用源信号频率低而倍频的倍数要大的2N次倍频装置，其特征在于所述的控制逻辑电路(4)中包含一组模(4)的计数器以及相关逻辑，由此产生长周期计数器(2)的复位信号以及短周期计数器的模置数信号。
4.按权利要求1所述的适用源信号频率低而倍频的倍数要大的2N次倍频装置，其特征在于长周期计数器、短周期计数器和控制逻辑电路集成在同一片FPGA中，用VHDL语言描述实现。
5.按权利要求1所述的适用源信号频率低而倍频的倍数要大的2N次倍频装置，其特征在于所述的高频晶振采用温度补偿的高频晶振。
专利摘要本实用新型涉及适用源信号频率较低而倍频的倍数要求大的文档编号H03K23/00GK2735665SQ20032010351
公开日2005年10月19日 申请日期2003年11月21日 优先权日2003年11月21日
发明者朱岩, 孙辉先, 陈晓敏 申请人:中国科学院空间科学与应用研究中心