专利名称：延迟锁定回路及相角产生器的制作方法
技术领域：
本发明关于一种让系统内外部电路信号同步的延迟锁定回路(Delay Lock Loop; DLL),特别是一种具有电压控制延迟线(Voltage controlled delay line)的锁定回路。
背景技术：
由于各式各样消费性电子产品的需求日益增多，所以具备多功能，快反 应速度，高精确度的各种电子系统变得越来越普及。而建构出此等高速精密 电子系统的主要核心电路之一便是延迟锁定回路。延迟锁定回路的主要功能 是在于让系统内外部电路的信号同步，让系统可以稳定且正确工作。DLL电 路架构众多。就信号的性质区分，可以分成数字式及模拟式DLL。-般公知的数字式DLL有寄存器控制的延迟锁定回路(Register controlled DLL)及计数器控制的延迟锁定回路(Counter controlled DLL)。不 过数字式DLL在架构上有其不可避免的先天需求，那就是它需要额外的数 字控制电路去控制锁定回路。然而如此一来数字式DLL不但其电路芯片尺 寸相对上会变的比较大，它的耗电量(power consumption)也会因此增加， 而且还会影响到它的延迟功能(delay)的精准度。相对于数字式DLL必须具备的额外控制电路，模拟式DLL则是在其内 部使用电压控制延迟线(Voltage controlled delay line; VCDL)来达到控制延 迟的目的。它的做法是，以回路电压来控制一串延迟单元(delaycell),进而 达到所想要的延迟值。相较于数字式DLL来说，模拟式DLL的主要优点便 在于所产生的延迟精准度较高，所以在应用于较高频或需要较精细延迟的系 统上，较常采用模拟式架构。而模拟式DLL的核心电路之一便是电压控制延迟线VCDL，此核心电路 的架构方式一般有无源式及有源式两种。无源式VCDL是采用电阻、电容等 无源元件所组成的无源式延迟单元，而有源式的VCDL则是采用金属氧化半
导体集成电路(MOS)所组成的有源式延迟单元。无源式VCDL的优点为消 耗功率低，缺点是如果系统要求较多的延迟时，就需要相当大的电路芯片尺 寸，而且电阻、电容元件等的特性很容易受到工艺的影响，进而又影响到延 迟单元的精准度；有源式VCDL的优点则是精准度高，不过它的缺点就是消 耗电力较大。然而，不管是无源式或是有源式VCDL都面临相同的问题，那 就是如果系统要求较多较细微的延迟时，那么此模拟式DLL便会需要较多 的延迟单元，如此一来便又落入了公知技术跳脱不出的电路芯片尺寸变大以 及功率消耗增加的恶性循环中，再加上元件一变多，噪声亦无可避免的变大， 进而影响到DLL电路的功能特性。如果要改善这些问题，那么根本的解决方式就是要有效的减少延迟单元 的数目变。虽然，公知技术也曾提及使用阵列配置的方式(array)或是使用 内插(interpolator)的方法来降低延迟单元的数目，但是这样的作法需要额外 附加的数字控制电路来加以辅助，不仅容易产生误差，还会降低延迟的精准 度。发明内容基于上述公知技术的缺失，所以本发明的目的就是要提出一种全新架构 的VCDL，它可以实质有效的减少延迟单元的数目并让电路具备相同的延迟 功能，本发明的另一个目的是要提出一个可产生任意角度信号的信号产生 器。本发明的目的是提供一种用来延迟输入信号的延迟锁定回路，其包含四 相位产生器、电压控制器以及延迟单元，其中该输入信号被馈入该四相位产 生器及该延迟单元，而分别从该四相位产生器及该延迟单元产生的变相信号 及延迟信号则同时被馈入该电压控制器以产生被馈入该延迟单元的控制电 压，并借此来控制该延迟信号的延迟时间。根据所述的延迟锁定回路，其中该四相位产生器被用来当作50%占空比 校正电路。根据所述的延迟锁定回路，其中该延迟单元是四相位延迟单元。 根据所述的延迟锁定回路，其中可以采用多个所述延迟单元以产生多个 延迟信号，而且任一个所述延迟信号具有与其它延迟信号不同的延迟时间。
根据所述的延迟锁定回路，其中该电压控制器还包括相位检测器、电荷泵电路及回路滤波器；而该相位检测器用来决定该变相信号及该延迟信号间 的相位误差，借此经由该电荷泵电路产生电流，该电流再经由该回路滤波器 产生该控制电压。本发明还提供一种用来产生具有任意相位信号的相角产生器，其包含第 --四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多 任务器及第二多任务器；其中，输入信号被馈入该第一四相位产生器及所述 多个延迟单元，而变相信号及多个延迟信号则分别从该四相位产生器及所述 多个延迟单元产生，该变相信号及任一个所述延迟信号则同时被馈入该电压 控制器以产生被馈入所述多个延迟单元的控制电压借以控制任一个所述延 迟信号的延迟时间；被馈入该第一多任务器的所述延迟信号中的任--个则从 此处被选出，并再被馈入该第二四相位产生器，且通过该第二多任务器所选 出的四相值相加而产生输出值。根据所述的相角产生器，其中该电压控制器还包括相位检测器、电荷泵 电路及回路滤波器而该相位检测器用来决定该变相信号及任一个所述延迟 信号间的相位误差，借此经由该电荷泵电路产生电流，该电流再经由该回路 滤波器产生该控制电压。本发明还提供另一种用来产生具有任意相位信号的相角产生器，其包含 多个次相角产生器，而任一个所述次相角产生器，还包含第--四相位产生器、 第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第二多任 务器；其中该输入信号被馈入该第一四相位产生器及所述多个延迟单元，而 变相信号及多个延迟信号则分别从该第一四相位产生器及所述延迟单元产 生该变相信号及任一个所述延迟信号则同时被馈入该电压控制器以产生被 馈入所述延迟单元的控制电压以控制任一个所述延迟信号的延迟时间；而被 馈入该第一多任务器的所述延迟信号的任--个则又被馈入该第二四相位产 生器并与由该第二多任务器所选出的四相值相加而产生输出值，该输出值则 被当作生成输入而被馈入下一个次相角产生器。根据所述的相角产生器，其中该电压控制器还包括相位检测器，电荷泵 电路，及回路滤波器；而该相位检测器是用来决定该变相信号及任一个所述 延迟信号间的相位误差，借此经由该电荷泵电路产生电流，该电流再经由该 回路滤波器产生该控制电压。本发明还提供另一种用来产生具有任意相位信号的相角产生器，其包含第一相角产生器及第二相角产生器；其中任一个所述相角产生器还包含第一 四相位产生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任 务器及第二多任务器；输入信号被馈入该第一相角产生器的该第一四相位产 生器及所述延迟单元，而该第一四相位产生器及所述延迟单元则分别产生第 一变相信号及多个延迟信号，该第一变相信号及任一个所述延迟信号则同时 被馈入该第一相角产生器的该电压控制器以产生被馈入该第一相角产生器 的该延迟单元的控制电压来控制任一个所述延迟信号的延迟时间；而被馈入 该第一相角产生器的该第一多任务器的所述延迟信号的任一个则又被馈入 该第一相角产生器的该第二四相位产生器并与由该第一相角产生器的该第 二多任务器所选出的四相值相加而产生输出值，该输出值被当作第二输入而 被馈入该第二相角产生器并以相同于上述的运作方式产生输出信号。本发明的实际做法是，在DLL电路中加入一个50%的占空比校正电路 (Duty cycle correction)或一个四相位产生器(Quadrature generator)来予页先 处理输入信号，而让延迟单元数目有效减少，而且延迟精准度也不致于受较 大的影响，如此让因为延迟精准度的增加而造成电路芯片尺寸和功率消耗快 速恶化的状况获得显著的改善。另外，本发明的另一目的是利用此新颖的电 路架构及相关的计算式开发出角度产生器，用来任意产生所要的信号角度 值。
图l(A)是根据本发明的具体实施例的具有50%占空比校1￡(50% duty cycle correction)电路的DLL电路示意图；图l(B)是根据本发明的具体实施例的具有四相位产生器(Quadrature generator)的DIX电路示意图；图2(A)是公知的具有8级延迟单元的模拟式DLL电路架构示意图；图2(B)是公知技术中通过VCDL来产生-， A ， 8个不同分时点的延迟信 号示意图图3是根据本发明的具体实施例的使用50%占空比校正电路的DLL电
路示意图；图4是根据本发明的具体实施例的具有四相位产生器的DLL电路示意图；图5是频率周期信号的分割时距的对映角度示意图；图6是根据本发明的任意角度产生器电路的构想示意图；图7是根据本发明的一个具有特定9°的倍数角度的输出具体实施例示 意图；图8是根据本发明的具体实施例的用来产生具有特定9°的倍数角度信 号的任意角度产生器电路示意图；及图9根据本发明的具体实施例的连续两级级联的(cascade)角度产生器的 具体实施例示意图。其中，附图标记说明如下10 相位检测器20 电荷泵电路30 回路滤波器25、 25' 四相位产生器40 电压控制延迟线41、 42 四相位延迟单元50、 60 多任务器100、 200 角度产生器具体实施方式
请参阅附图，本发明的特征及优点将通过如下的诸个具体实施例，让读 者更清楚的了解。在复杂的电路系统中，电路区块间的信号流通，会因为电 子元件本身及其间连接导线的电阻、电容、及电感等的诸种寄生效应，让系 统无法在理论的时间点上工作，造成系统操作时间发生误差，进而导致响应 错乱。要解决这个问题， 一般会使用具有时钟产生器(Clock generator)的电路， 如延迟锁定回路(DLL)电路，让电路系统可以依循其产生的频率来运作。而 延迟锁定回路的做法是，它提供信号的频率延迟，如同时钟一般，让系统可 以依照正确的频率时间点，让不同电路间的动作可以同步。DLL功能为产生细微的延迟时间点，产生分时的一个时距(step)分时点 则如同第(l)式所示，即其中,为欲分时的时钟(clock)工作频率，W为分时点的数目。 此处以电荷耦合元件(Charge Coupled Device; CCD)为例，其系统工作频 率,一般设定为10 MHz ~ 40 MHz,而频率切割的分时点数目^为48个时距， 所以系统要求的每个时距W则为2.08 ns~ 0.52 ns。若是以模拟式DLL电路 来实践，那么其电压控制延迟线电路方块(VCDL Block)便必须使用48个延 迟单元(delay cell),然而，如此一来便会让此VCDL电路方块既占面积又耗 电量。要解决上述问题，可以从DLL的锁定方式下手。图l(A)是根据本发明 的具有一个50%占空比校正电路的DLL电路具体实施例的操作示意图，图 l(B)是根据本发明的具有四相位产生器的DLL电路具体实施例的操作示意 图。如图1(A)所示，在输入信号(input signal)和DLL间，加入了一个50%占 空比校正电路，将输入信号校正为50%的频率周期信号，如此得到一个《周 期的频率信号，而DLL运作的锁定方式便配合此频率而加以修改，让DLL 只需锁定半个周期，因此每个分时点之间的时距便可以第(2)式来表示，即<formula>formula see original document page 9</formula> (2)此处再以CCD的操作为例，同前述即,-10MHz 40 MHz、 ^为2.08ns ~0.52ns Elf,由第(2)式可得出分时点数目W为24，也就是当输入信号其变成 为原来的^周期的频率信号时，分时点数目也会变成原来的一半，所以DLL 内部VCDL所需要的延迟单元也就从48个减少到只需要24个。也就是如图l(B)所示，如果在输入信号和DLL间，加入--个四相位产 生器，让此输入信号变成相移90'的变相信号，那么可得到25%即^周期的 频率，DLL便可据此来改变其锁定分时点，那么每个时距的表示式就变成如 第(3)式所示，即<formula>formula see original document page 9</formula> (3)就同样CCD的条件来看，分时点数目W则只需要12个。从上面的具体实施例来看，由于占空,，正!电路或四相位产生器的采用能够让延迟单元数目有效的减少成原先的^及^ ，所以电压控制延迟线电路区块(Block VCDL)中，就延迟单元部分所占的实体面积及耗电量也会减少到原先的^及^。由此看出，如果将本发明用在其它需要更精细微小的分时时距的系统时，此新颖技术，定更能发挥它的效用！接下来，以一般的模拟式DLL电路架构来进一步说明本发明的优点。图2(A)是公知的具有8级延迟单元的模拟式DLL电路架构示意图。诚如图2(A)所示，要让输入信号产生8级的延迟，输入信号被送入一串8级的延迟单元中(注:每级的延迟单元其元件规格一样)，也就是送入电压控制延迟线中，然后产生了如图2(B)所示的-， A， 8个不同分时点的延迟信号。通过反馈的方式把最后一个延迟信号phased,拉回相位检测器(PhaseDetector) 10，也就是通过比较FB—S信号与输入信号的频率误差，得到两个信号的误對UP/DN)后，通过电荷泵电路(Charge Pump) 20产生电流ICH, ICH再通过回路滤波器(Loop Filter) 30而转成电压控制信号VCTRL，此电压控制信号会被送入电压控制延迟线(VCDL) 40内部的每个延迟单元内，来控制调整延迟值的大小。以如此反馈方式，最后会将此输入信号锁定至一个频率周期，所以每级 的延迟单元就会平均的产生出正确的延迟值或相位变化值一i-^)。在本发明的此具体实施例中，是以8级的延迟时距(Delaystep)为例，若电路系统需有 48级或者更多级的延迟，那么电路面积及耗电量的增加自然会更为可观，那 是因为DLL电路中主要消耗面积及功率的电路部分就在VCDL内所用的延 迟单元件数。本发明在降低VCDL内延迟单元件数的实际做法是，通过改变DLL的 锁定方式来减少延迟单元件数。图3是本发明的使用50%占空比校正电路的 DLL电路具体实施例示意图。为了要让DLL去锁定输入信号的半个周期， 本发明的实际做法是让此输入信号经过50%占空比校正电路，借此产生--个 确定是具有此输入信号周期时间一半的变相信号(F50)。由于仅让DLL锁定 所述时间周期，所以依第(2)式所述，延迟元件数也仅需要一半，而从图3也 口丄以看到，搭配此50%占空比校正电路，VCDL中只需使用四级的延迟单元。 然后一样经过反馈的机制，将最后一级(第四级)的延迟信号phase^(FB—S)拉回与此变相信号F50作比较判断两者间的相位差。借此反馈，会将这两个信 号锁住，而让DLL得到正确的延迟值，产生了-， A的延迟信号。至于另外 四个相位延迟信号phase delay 一~~，便可使用差动式(differential)的延迟 单元来形成。也就是由于A A等延迟恰好是A ^的反相，所以可由DLL电 路上产生的A A推出另外的四个相位延迟(phasedelay)^ 、本发明就是通过这样的想法，不但能够产生所想要的8级延迟信号，还 可以让DLL电路内的延迟单元件数及与之相关的耗电功率减半。甚至如果 可以确定送入DLL的输入信号的占空比即是原先欲处理的输入信号的50% 的话，那本发明的DLL电路甚至可以不需使用此50%占空比校正电路了<,若将本发明应用在需更多极细微时距的系统(如CCD)时，就更能显示其 优势所在。甚至就本发明相较于公知的阵列或内插的方式来看，由于本发明 清晰直接，不需额外复杂数字电路辅助，不仅降低了相位偏差(Phase error) 的问题，还可产生精准的相位延迟，另外也节省成本。相似的，通过本发明，若产生一个变相信号它具有输入信号^占空比时 间，那么DLL所需的延迟单元件数就可更少了。图4是本发明的具有四相 位产生器的DLL电路具体实施例示意图。图4中所示的就是一般可见的四 相位产生器25，如相位内插器(phase interpolator)、混相器(phase blender) 等，可将此输入信号转换成四个不同相位角，分别为0。 、 90° 、 180° 、 270 °的变相信号。在本发明的此具体实施例中，就是取出9(T的相位角，即具 有输入信号^周期的信号(F25)来锁定。诚如第(3)式所示，如此-来，本发 明的此具体实施例的VCDL便只需要两级延迟单元。而配合此四相位产生 器，此两级延迟单元则是采用可以产生四相位延迟信号的四相位延迟单元 41及42。相同的，通过反馈的方式将最后一级输出的延迟信号^(FB一S)与 F25信号锁定比较相位差，锁定后第一级QDC41可以产生45。 (-，)、 135° (A)、 225° (A)、 315° (A)等延迟信号，而第二级QDC42则可以产生90。 (-:)、 180° (A)、 270° (A)、 360° (A)等另外4个延迟值。因此，就所述应 用实施例来看，可利用本发明的技术，对公知DLL电路进行改善，并将锁 定方式略作改变，即可超越公知技术的效果，产生精准的时间延迟。不仅如 此，VCDL的电路面积以及电力消耗还可因此而降低进而节省成本。由于采用四相位产生器可获得如此多的优点，所以可将本发明的构想再行延伸。从上述的具体实施例中，可以看到延迟信号输出的表示方式，是用角度来呈现，因此可更进一步的利用DLL来将角度切割的更为细致。所以， 从图4的具体实施例及第(3)式的概念，1可以了解本发明所提的DLL电路， 它对信号的，，方式，是以输入信号的^周期来，栓锁动作，而延i^，元件 数也只需要^即可(W为分时点数)，也就是在^的周期内被分成^个时 距，从角度来看，也就是每一个时距的分辨率Av可用第(4)式来表示，即(4)从图4的具体实施例可以看出，若一个频率的周期对映到360° ，当此 频率周期被分成8个时距，那么每个时距便对映到45° ，若把^ = 8代入第(4) 式中，亦可求得 =45° ，所以DLL可以用来产生45。 、 90° 、 135° 、 180 ° 、 225° 、 270° 、 315° 、 360°等八个不同的角度。用这样的作法，可以建构成一个任意角度产生器。诚如图5所示，图5 是频率周期信号的分割时距的对映角度示意图。也就是输入信号可以通过四 个象限y来粗分割，而每个象限j内再细分成i个时距来表示，如此一来输入 信号便可以有''"'个时距的角度分辨率，因此一个任意角度-^便可以用下面 的第(5)式来表示，即再将第(4)式代入上式，得到兀// 2 冗 , ，、(5)(6)其屮' =
/4 ， 乂 =卜4若以矩阵表示式来表示每个角度的位 A，012A A MM0MA，AA,.则如第(7)式所示:丄M (7)接下来，以本发明的电路来实践此角度产生器的构想。由上列式子的概 念，通过整理成如图6所示的任意角度产生器电路的构想示意图。在频率周 期为360°的范围中，分割了^ = 1'"个角度。以上面提及的锁定机制来看， 首先让DLL锁定在90。的相角里，在此^周期的相角内共分成了'个角度， 而--个角度的时距分辨率大小则如第(4)式所示，当DLL锁定后会稳定产生'' 个时距角度，将这些角度通过一个^对1的多任务器(MUX) 50,就可以选出 在某一象限内的第''个角度值，然后再利用四相位产生器25'来产生四个象 限，并且用一个y对l的多任务器(MUX)60来选出所在的象限位置，如此， 可以用所选出的z'与八将之代入第(6)式及第(7)式中，求得任意角度值的输 出《"。在此，再举另一个优选具体实施例来说明本发明的特征及优点。图7是 本发明的一个具有特定9°的倍数角度的输出示意图。系统将输入信号所产 生的具有9。倍数角度的信号输出，如图7所示，那么在一个频率周期为360 °里共产生了^ = '=4()个角度时距。那么由第(4)式可以将此输出信号切割 成四个象限，7=4，而每个象限内有10个时距角度，即z'-10的格式来表示。 据此，给出本发明的此具体实施例电路，如图8所示。在此具体实施例的电 路中，其VCDL40内只需要10个延迟单元，加上一个用来选出i的IO对1 规格的多任务器50,以及一个用来选出j的4对1的多任务器60。通过第(5) 式的计算可得到所想要的任意角度值，也就是<formula>formula see original document page 13</formula>— 1)如果,.=5，_/ = 2贝1』42=9。><5+*><(2-1) = 1350如果/ = 8， 乂t4贝lj^^-9。x8 + ix(4 —1) = 342° 依照第(7)式的矩阵表示式可以将每个角度写成如下
<formula>formula see original document page 14</formula>因此，通过本发明的此具体实施例的电路，便可得到所设定具有9°倍 数的信号角度值了。根据本发明构想的推广，可以推出一个可获得更精细角度值的电路系 统。例如，若要获得更精细的角度分辨率为A—a5°，那么通过第(4)式，就 —个频率周期对应360°来看就共有W一'"' = 720时距，若依本发明的原先构 想，此电路系统所需的延迟单元可以减少到所须的720个的^的数量，但也 还是需要'-180个延迟单元。然而，通过本发明构想的延伸，如图9所示， 可以将此180个延迟单元再一次的大幅减少。图9是本发明的连续两级级联 的角度产生器的具体实施例示意图。在第一级电路100中，先将360°角度 分割为A^-1P。，由第(4)式可得^='1"'=36，也就是第一级电路需要'口9 个延迟单元，然后再将角度IO。代入第二级电路200内再分割成 2=()5°， 同样通过第(4)式，可得^=""2=20，也就是第二级电路中需要的延迟单元 数目'-5个。如此不仅可获得0.5°的精细角度值，就第一级及第二级两级电 路加起来也仅需要14个延迟单元，比起原先需要180个延迟单元，大大的 减少了元件数目。相较于原先需要的庞大延迟单元数目，纵使使用了两级的 角度产生器，然而其电路面积及耗电功率还是较原先需要180个延迟单元的 设计减少了许多。另外，由于电路元件数大幅减少，使得由于电子元件所带 来的噪声及相关的各种电性的寄生效应也会显著的变小，故所产生的精细角 度值也会更为精准。所以极适合应用于广泛的消费电子系统中，如通讯系 统、数字信号处理系统(DSP)、马达转动控制系统，或其它机械装置设施上， 而能通过此任意角度产生器来实现系统的功能。
权利要求
1. 一种用来延迟输入信号的延迟锁定回路，其包含四相位产生器、电压 控制器以及延迟单元，其中该输入信号被馈入该四相位产生器及该延迟单 元，而分别从该四相位产生器及该延迟单元产生的变相信号及延迟信号则同 时被馈入该电压控制器以产生被馈入该延迟单元的控制电压，并借此来控制 该延迟信号的延迟时间。
2. 如权利要求1所述的延迟锁定回路，其中该四相位产生器被用来当作 50%占空比校正电路。
3. 如权利要求1所述的延迟锁定回路，其中该延迟单元是四相位延迟单元。
4. 如权利要求1所述的延迟锁定回路，其中可以采用多个所述延迟单元 以产生多个延迟信号，而且任一个所述延迟信号具有与其它延迟信号不同的 延迟时间。
5. 如权利要求1所述的延迟锁定回路，其中该电压控制器还包括相位检 测器、电荷泵电路及回路滤波器；而该相位检测器用来决定该变相信号及该 延迟信号间的相位误差，借此经由该电荷泵电路产生电流，该电流再经由该 回路滤波器产生该控制电压。
6. —种用来产生具有任意相位信号的相角产生器，其包含第一四相位产 生器、第二四相位产生器、电压控制器、多个延迟单元、第一多任务器及第 二多任务器；其中，输入信号被馈入该第一四相位产生器及所述多个延迟单 元，而变相信号及多个延迟信号则分别从该四相位产生器及所述多个延迟单 元产生，该变相信号及任一个所述延迟信号则同时被馈入该电压控制器以产 生被馈入所述多个延迟单元的控制电压借以控制任一个所述延迟信号的延 迟时间；被馈入该第一多任务器的所述延迟信号中的任一个则从此处被选 出，并再被馈入该第二四相位产生器，且通过该第二多任务器所选出的四相 值相加而产生输出值。
7. 如权利要求6所述的相角产生器，其中该电压控制器还包括相位检测 器、电荷泵电路及回路滤波器；而该相位检测器用来决定该变相信号及任一 个所述延迟信号间的相位误差，借此经由该电荷泵电路产生电流.该电流再 经由该回路滤波器产生该控制电压。
8. —种用来产生具有任意相位信号的相角产生器，其包含多个次相角产 生器，而任一个所述次相角产生器，还包含第一四相位产生器、第二四相位 产生器、电压控制器、多个延迟单元、第一多任务器及第二多任务器；其中 该输入信号被馈入该第一四相位产生器及所述多个延迟单元，而变相信号及 多个延迟信号则分别从该第一四相位产生器及所述延迟单元产生；该变相信 号及任一个所述延迟信号则同时被馈入该电压控制器以产生被馈入所述延 迟单元的控制电压以控制任一个所述延迟信号的延迟时间；而被馈入该第--多任务器的所述延迟信号的任一个则又被馈入该第二四相位产生器并与由 该第二多任务器所选出的四相值相加而产生输出值，该输出值则被当作生成 输入而被馈入下一个次相角产生器。
9. 如权利要求8所述的相角产生器，其中该电压控制器还包括相位检测 器，电荷泵电路，及回路滤波器；而该相位检测器是用来决定该变相信号及 任一个所述延迟信号间的相位误差，借此经由该电荷泵电路产生电流，该电 流再经由该回路滤波器产生该控制电压。
10. —种用来产生具有任意相位信号的相角产生器，其包含第一相角产 生器及第二相角产生器；其中任一个所述相角产生器还包含第一四相位产生 器、第二四相位产生器、电压控制器、多个延迟单元、第-多任务器及第二 多任务器；输入信号被馈入该第一相角产生器的该第一四相位产生器及所述 延迟单元，而该第一四相位产生器及所述延迟单元则分别产生第一变相信号 及多个延迟信号，该第一变相信号及任一个所述延迟信号则同时被馈入该第 一相角产生器的该电压控制器以产生被馈入该第一相角产生器的该延迟单 元的控制电压来控制任一个所述延迟信号的延迟时间；而被馈入该第一相角 产生器的该第一多任务器的所述延迟信号的任一个则又被馈入该第一相角 产生器的该第二四相位产生器并与由该第一相角产生器的该第二多任务器 所选出的四相值相加而产生输出值，该输出值被当作第二输入而被馈入该第 二相角产生器并以相同于上述的运作方式产生输出信号。
全文摘要
本发明是指一种用来延迟输入信号的延迟锁定回路及相角产生器，该延迟锁定回路包含四相位产生器、电压控制器以及延迟单元，其中该输入信号被馈入该四相位产生器及该延迟单元，而分别从该四相位产生器及该延迟单元产生的变相信号及延迟信号则同时被馈入该电压控制器以产生被馈入该延迟单元的控制电压，并借此来控制该延迟信号的延迟时间。本发明有效减少了延迟单元数目，而且延迟精准度也不致于受较大的影响，如此让因为延迟精准度的增加而造成电路芯片尺寸和功率消耗快速恶化的状况获得显著的改善。另外，本发明的另一种角度产生器，用来任意产生所要的信号角度值。
文档编号H03L7/08GK101145779SQ20061015390
公开日2008年3月19日 申请日期2006年9月12日 优先权日2006年9月12日
发明者李建勋, 杨志伟 申请人:盛群半导体股份有限公司