专利名称：在脱离低功率模式期间和当时维持输入和/或输出配置以及数据状态的制作方法
技术领域：
本发明涉及进入低功率模式、在低功率模式期间和脱离低功率模式的半导体集成电 路装置，且更明确地说，涉及在半导体集成电路装置脱离低功率模式期间和当时维持输 入和/或输出配置以及数据状态。
背景技术：
集成电路装置正被制造成具有越来越小的晶体管几何大小，这导致其操作期间的泄 漏电流增加。 一种在不需要集成电路装置的操作时减少泄漏电流的解决方案是关闭且/ 或移除来自集成电路装置的晶体管逻辑电路中的一些电路或大多数电路的功率。这将集 成电路装置的晶体管逻辑电路置于"低功率模式"中，其在延长的待机条件期间充分降 低集成电路装置的功率要求。
在集成电路装置中的低功率模式的当前结构实施方案的情况下，从低功率模式退出 类似于执行集成电路装置的上电复位(POR)。虽然可通过软件和/或固件来唤醒和恢复 集成电路装置的内部逻辑状态，但重要的是使集成电路装置与电子系统中连接到所述集 成电路装置的其它装置之间的互动保持静止，以免干扰所述系统，且从而导致所述电子 系统中且/或所述电子系统做出无意动作。
尽管使用标准的输入-输出(I/O)"保持器"单元，但(在低功率模式期间)集成电 路装置的输出的1/0控制和数据状态可被保留，以便不扰乱电子系统中的其它装置的操 作。然而，在从低功率模式醒来后，I/O控制和数据状态可复位到默认复位状态，例如 逻辑0、逻辑1或未知，因此可能干扰电子系统中其它装置的操作。因此，当集成电路 装置脱离低功率模式时，可能对连接到所述集成电路装置的其它装置导致无意动作。 发朋内容
因此，需要一种在退出低功率模式后，在不干扰电子系统中其它装置的操作的情况 下，重新初始化逻辑电路且/或(如果必要的话)唤醒并恢复任何内部寄存器的逻辑状态， 且重新建立所需1/0配置控制和数据状态的方法。根据本发明的教示，可使用可由软件
设置或复位的"低功率模式唤醒和恢复"信号(例如， 一位)来指示i/o保持器单元停止超越先前在集成电路装置进入低功率模式时所存储的1/0配置控制和数据状态。
根据本发明的特定实例实施例， 一种具有低功率模式以及所维持的输入-输出(I/O) 配置和数据状态的集成电路集成电路装置可包括多个逻辑电路；以及一输入-输出(1/0)
节点，其耦合到所述多个逻辑电路，所述i/o节点包括耦合到驱动器和接收器的i/o保
持器单元；其中当所述I/O保持器单元接收到进入低功率模式信号时，1/0保持器单元 将维持其驱动器数据状态和I/O配置；且其中当I/O保持器单元接收到从低功率模式唤 醒和恢复信号时，I/O保持器单元将对驱动器数据状态和I/O配置的控制返还给所述多 个逻辑电路。
根据本发明的另一特定实例实施例， 一种具有低功率模式以及所维持的输出配置和 数据状态的集成电路集成电路装置可包括多个逻辑电路；以及一输出节点，其耦合到 所述多个逻辑电路，所述输出节点包括耦合到驱动器的输出保持器单元；其中当所述输 出保持器单元接收到进入低功率模式信号时，输出保持器单元将维持其驱动器数据状态
和输出配置；且其中当输出保持器单元接收到从低功率模式唤醒和恢复信号时，输出保 持器单元将对驱动器数据状态和输出配置的控制返还给所述多个逻辑电路。
根据本发明的又一特定实例实施例， 一种具有低功率模式以及所维持的输入配置和 数据状态的集成电路集成电路装置可包括多个逻辑电路；以及一输入节点，其耦合到 所述多个逻辑电路，所述输入节点包括耦合到接收器的输入保持器单元；其中当所述输 入保持器单元接收到进入低功率模式信号时，输入保持器单元将维持其接收器数据状态 和输入配置；且其中当输入保持器单元接收到从低功率模式唤醒和恢复信号时，输入保 持器单元将对接收器数据状态和输入配置的控制返还给所述多个逻辑电路。
根据本发明的又一特定实例实施例， 一种在集成电路装置中在脱离低功率模式期间 和当时维持输入-输出(I/O)配置和数据状态的方法，所述方法可包括以下步骤进入 集成电路装置的逻辑电路的低功率模式；将输入-输出(I/O)配置和数据状态保留在保 持器单元中；从所述保持器单元控制所述I/0配置和数据状态；使所述逻辑电路从低功 率模式恢复；退出低功率模式；以及将对I/0配置和数据状态的控制返还给逻辑电路。
根据本发明的另一特定实例实施例， 一种在集成电路装置中在脱离低功率模式期间 和当时维持输入-输出(I/O)配置和数据状态的方法可包括以下步骤检测进入低功率 模式命令的断言；当检测到进入低功率模式命令时，进入集成电路装置的逻辑电路的低 功率模式；将输入-输出(I/O)配置和数据状态保留在保持器单元中；从所述保持器单 元控制所述I/0配置和数据状态；使所述逻辑电路从低功率模式恢复；检测从低功率模 式唤醒和恢复命令的断言；当检测到从低功率模式唤醒和恢复命令时，退出低功率模式；以及将对I/O配置和数据状态的控制返还给逻辑电路。
可通过参考结合附图而进行的以下描述来获得对本发明的更完整理解，附图中
图i说明根据本发明的一特定实例实施例集成电路装置中具有i/o保持器单元的输
入-输出(I/O)节点的示意框图2说明根据本发明的另一特定实例实施例集成电路装置中具有输出保持器单元的 输出节点的示意框图3说明根据本发明的又一特定实例实施例集成电路装置中具有输入保持器单元的 输入节点的示意框图4说明根据本发明的一特定实例实施例集成电路装置进入低功率模式且从低功率 模式返回，保留集成电路装置的输入-输出(I/O)节点的数据状态和I/O配置的示意操 作流程图；以及
图5说明根据本发明的另一特定实例实施例集成电路装置在软件控制下进入低功率 模式且从低功率模式返回，且保留集成电路装置的输入-输出(I/O)节点的数据状态和 1/0配置的示意操作流程图。
虽然本发明容许各种修改和替代形式，但本发明的特定实例实施例已在图中展示， 且在本文中详细描述。然而，应理解，本文对特定实例实施例的描述不希望使本发明限 于本文所揭示的特定形式，而相反，本发明将涵盖如由所附权利要求书界定的所有修改 和等效物。
具体实施例方式
现在参看图式，其示意说明特定实例实施例的细节。图式中的相同元件将由相同编 号表示，且类似元件将由具有不同小写字母下标的相同编号表示。
参看图1,其描绘根据本发明的一特定实例实施例集成电路装置中具有I/O保持器 单元的输入-输出(I/O)节点的示意框图。集成电路装置102 (例如，微处理器、微控 制器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)等) 可包括可配置输入-输出(I/O)节点104、低功率模式寄存器134和多个逻辑电路132， 所述多个逻辑电路132中的一些可耦合到可配置I/O节点104和/或低功率模式寄存器 134。
可配置I/O节点104可包括驱动器108、接收器110和I/O保持器单元106。 I/O配 置和数据状态信号线130可用于通过经由I/O保持器单元106以及配置控制信号线128
9和126断言所需配置，来将可配置I/O节点104配置为输入和/或输出节点。I/O配置和 数据状态信号线130还可用于将驱动器108配置为集电极开路(open collector),有源上 拉、有源下拉或三态，其具有有源逻辑高和有源逻辑低以及高阻抗第三状态。还可配置 驱动器108的上拉或下拉电阻值、斜率、驱动能力等的选择。这些配置可由集成电路装 置102中的固件和/或可以接入集成电路装置102且具有对集成电路装置102的配置许可 的外部程序软件来执行。
当将可配置I/O节点104配置为输出节点时，可使用数据输出信号线118来将数据 从集成电路装置102的多个逻辑电路132，经过I/0保持器单元106，在数据信号线122 上传达到驱动器108。驱动器108的输出耦合到含有集成电路装置102的集成电路封装 (未图示)的外部1/0连接件112。
当将可配置I/0节点104配置为输入节点时，可使用数据输入信号线120来将数据 从接收器110，在数据信号线124上，从I/O保持器单元106传达到集成电路装置102 的多个电路132。接收器110的输入耦合到含有集成电路装置102的集成电路封装(未 图示)的外部I/0连接件112。
当将可配置I/0节点104配置为输入-输出节点时，数据输入信号线120和数据输出 信号线118如上文所描述那样起作用。驱动器108可在其中接收器110将监视驱动器108 的输出状态的所有时间保持活动，且/或每当预期将在外部I/O连接件112上接收到外部 数据信号吋，可将驱动器108置于非活动状态，例如解除断言的集电极开路或高阻抗下 的三态。
当集成电路装置102进入低功率模式时，进入低功率模式信号线114上的信号将告 知I/O保持器单元106锁存(存储、保留等)可配置I/O节点104的I/O配置，以及分 别在数据输入信号线120或数据输出信号线118上存在的数据输入和/或数据输出逻辑电 平。在集成电路装置102进入低功率模式和脱离低功率模式期间和之后，此经锁存(存 储、保留等)的I/O配置和数据逻辑电平可保留。可配置I/O节点104和低功率模式寄 存器134保持以来自所维持的电源的持续功率Vdd/Vss操作。
当集成电路装置102脱离低功率模式时，多个逻辑电路132将执行用于唤醒且用于 在集成电路装置102的所有内部信号路径上建立适当逻辑电平的系统性、明确界定的序 列。只有在己适当地重新建立所有内部逻辑电平之后，才可在从低功率模式唤醒和恢复 信号线116上发送唤醒和恢复信号，其中1/0保持器单元106将停止锁存(存储、保留 等)最新1/0配置和数据逻辑电平，且将再次在可配置I/O节点104中的电路(例如， 驱动器108和/或接收器110)与数据输出信号线118和/或数据输入信号线120及I/O配置和数据状态信号线130之间变为透明。 一来自低功率模式寄存器134的位可用作在从 低功率模式唤醒和恢复信号线116上发送的唤醒和恢复信号。
预期且在本发明的范围内，从低功率模式唤醒和恢复信号线116可在软件和/或固件 已读取由1/0保持器单元106保留的1/0配置和数据逻辑电平之后由所述软件和/或固件 激活。因此，对从低功率模式唤醒和恢复信号线116的软件控制可确保相同的I/0配置 和逻辑电平被保留，从而不干扰电子系统(未图示)中的任何外部装置。进入低功率模 式信号线U4也可在集成电路装置102进入低功率模式之前由软件和/或固件激活。
还预期且在本发明的范围内，信号线114和116可组合成一个信号线，其上具有指 示"进入低功率模式"的第一逻辑电平，以及到其上指示"从低功率模式唤醒和恢复" 的第二逻辑电平的过渡。由于低功率模式寄存器134可连同可配置I/O节点104 —起由 VDD/Vss供电，所以当分别进入低功率模式或脱离低功率模式时，单个信号线"进入低 功率模式/从低功率模式唤醒和恢复"可维持在第一逻辑电平或第二逻辑电平，例如从第 一逻辑电平到第二逻辑电平的过渡或反之亦然将致使可配置I/O节点104的操作从"进 入低功率模式"改变为"从低功率模式唤醒和恢复"。
参看图2，其描绘根据本发明的另一特定实例实施例集成电路装置中具有输出保持 器单元的输出节点的示意框图。集成电路装置102 (例如，微处理器、微控制器、数字 信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)等)可包括输出 节点204、低功率模式寄存器134和多个逻辑电路132,所述多个逻辑电路132中的一 些可耦合到输出节点204和/或低功率模式寄存器134。
输出节点204可包括驱动器208和输出保持器单元206。输出配置和数据状态信号 线230可用于通过经由输出保持器单元206和配置控制信号线226断言所需配置来配置 输出节点204。输出配置和数据状态信号线230还可用于将驱动器208配置为集电极开 路、有源上拉、有源下拉或三态，其具有有源逻辑高和有源逻辑低以及高阻抗第三状态。 还可配置驱动器208的上拉或下拉电阻值、斜率、驱动能力等的选择。这些配置可由集 成电路装置102中的固件和/或可以接入集成电路装置102且具有对集成电路装置102 的配置许可的外部程序软件来执行。
数据输出信号线118可用于将数据从集成电路装置102的内部逻辑电路132，经过 输出保持器单元206，在信号线222上传达到驱动器208。驱动器208的输出耦合到含 有集成电路装置102的集成电路封装(未图示)的外部输出连接件212。
当集成电路装置102进入低功率模式时，进入低功率模式信号线114上的信号将告 知输出保持器单元206锁存(存储、保留等)数据输出信号线118上的当前数据输出逻辑电平。可在集成电路装置102进入低功率模式和脱离低功率模式期间和之后，保留此 经锁存(存储、保留等)的数据逻辑电平。输出节点204和低功率模式寄存器134保持 以来自所维持的电源的持续功率Vdd/Vss操作。
当集成电路装置102脱离低功率模式时，多个逻辑电路132将执行用于唤醒且用于 在集成电路装置102的所有内部信号路径上建立适当逻辑电平的系统性、明确界定的序 列。只有在已适当地重新建立所有内部逻辑电平之后，才将在从低功率模式唤醒和恢复 信号线116上发送唤醒和恢复信号，其中输出保持器单元206将停止锁存(存储、保留 等)最新输出配置和/或数据逻辑电平，且将再次在输出节点204中的电路(例如，驱动 器208)与数据输出信号线118以及输出配置和数据状态信号线230之间变为透明。一 来自低功率模式寄存器134的位可用作在从低功率模式唤醒和恢复信号线116上发送的 唤醒和恢复信号。
预期且在本发明的范围内，从低功率模式唤醒和恢复信号线116可在由输出保持器 单元206保留的输出配置和数据逻辑电平己由软件和/或固件读取之后由所述软件和/或 固件激活。因此，对从低功率模式唤醒和恢复信号线116的软件控制可确保相同的输出 配置和输出逻辑电平被保留，从而不干扰电子系统(未图示)中的任何外部装置。进入 低功率模式信号线114也可在集成电路装置102进入低功率模式之前由软件和/或固件激 活。
还预期且在本发明的范围内，信号线114和116可组合成一个信号线，其上具有指 示"进入低功率模式"的第一逻辑电平，以及到其上指示"从低功率模式唤醒和恢复" 的第二逻辑电平的过渡。由于低功率模式寄存器134可连同输出节点204—起由VDD/VSS 供电，所以当分别进入低功率模式或脱离低功率模式时，单个信号线"进入低功率模式 /从低功率模式唤醒和恢复"可维持在第一逻辑电平或第二逻辑电平，例如从第一逻辑电 平到第二逻辑电平的过渡或反之亦然将致使输出节点204的操作从"进入低功率模式" 改变为"从低功率模式唤醒和恢复"。
参看图3，其描绘根据本发明的又一特定实例实施例集成电路装置中具有输入保持 器单元的输入节点的示意框图。集成电路装置102 (例如，微处理器、微控制器、数字 信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)等)可包括输入 节点304、低功率模式寄存器134和多个逻辑电路132，所述多个逻辑电路132中的一 些可耦合到输入节点304和/或低功率模式寄存器134。
输入节点304可包括接收器310和输入保持器单元306。输入配置和数据状态信号 线330可用于通过经由输入保持器单元306和配置控制信号线328断言所需配置来配置
12输入节点304。输入配置和数据状态信号线330还可用于配置接收器310的输入阻抗、 速度、斜率、功率消耗等。这些配置可由集成电路装置102中的固件和/或可以接入集成 电路装置102且具有对集成电路装置102的配置许可的外部程序软件来执行。
数据输入信号线120可用于将数据从接收器310，在信号线324上，从输入保持器 单元306传达到集成电路装置102的多个逻辑电路132。接收器310的输入耦合到含有 集成电路装置102的集成电路封装(未图示)的外部输入连接件312。
当集成电路装置102进入低功率模式时，进入低功率模式信号线114上的信号将告 知输入保持器单元306锁存(存储、保留等)数据输入信号线120上的当前数据输入逻 辑电平。可在集成电路装置102进入低功率模式和脱离低功率模式期间和之后，保留此 经锁存(存储、保留等)的数据逻辑电平。输入节点304和低功率模式寄存器134保持 以来自所维持的电源的持续功率VDD/VSS操作。
当集成电路装置102脱离低功率模式时，多个逻辑电路132将执行用于唤醒且用于 在集成电路装置102的所有内部信号路径上建立适当逻辑电平的系统性、明确界定的序 列。只有在已适当地重新建立所有内部逻辑电平之后，才可在从低功率模式唤醒和恢复 信号线116上发送唤醒和恢复信号，其中输入保持器单元306将停止锁存(存储、保留 等)最新输入配置和/或数据逻辑电平，且将再次在输入节点304中的电路(例如，接收 器310)与数据输入信号线120以及输入配置和数据状态信号线330之间变为透明。来 自低功率模式寄存器134的位可用作在从低功率模式唤醒和恢复信号线116上发送的唤 醒和恢复信号。
预期且在本发明的范围内，从低功率模式唤醒和恢复信号线116可在由输入保持器 单元306保留的输入配置和数据逻辑电平已由软件和/或固件读取之后由所述软件和/或 固件激活。因此，对从低功率模式唤醒和恢复信号线116的软件控制可确保相同的输入 配置和输入逻辑电平被保留，从而不干扰电子系统(未图示)中的任何外部装置。进入 低功率模式信号线114也可在集成电路装置102进入低功率模式之前由软件和/或固件激 活。
还预期且在本发明的范围内，信号线114和116可组合成一个信号线，其上具有指 示"进入低功率模式"的第一逻辑电平，以及到其上的指示"从低功率模式唤醒和恢 复"的第二逻辑电平的过渡。由于低功率模式寄存器134可连同输入节点304 —起由 VDD/Vss供电，所以分别当进入低功率模式或脱离低功率模式时，单个信号线"进入低 功率模式/从低功率模式唤醒和恢复"可维持在第一逻辑电平或第二逻辑电平，例如从第 一逻辑电平到第二逻辑电平的过渡或反之亦然将致使输入节点304的操作从"进入低功率模式"改变为"从低功率模式唤醒和恢复"。
参看图4，其描绘根据本发明的一特定实例实施例集成电路装置进入低功率模式且 从低功率模式返回、保留集成电路装置的输入-输出(I/O)节点的数据状态和I/O配置 的示意性操作流程图。在步骤402中，集成电路装置进入低功率模式。在步骤404中， 将输入和/或输出数据状态以及1/0配置保留在保持器单元中。在步骤406中，1/0配置 和数据状态由保持器单元中所保留的信息控制，而不考虑来自集成电路装置的多个逻辑 电路的逻辑状态。在步骤408中，在脱离低功率模式之后，集成电路装置的多个逻辑电 路从低功率模式醒来，且其逻辑电路状态被唤醒并恢复。 一旦多个逻辑电路的逻辑电路 状态已适当地恢复到完全操作条件，就将在步骤410中断言从低功率模式退出，且接着 在步骤412中，将把对I/O配置和数据状态的控制返还给现在完全操作的多个逻辑电路。
参看图5，其描绘根据本发明的另一特定实例实施例集成电路装置在软件控制下进 入低功率模式且从低功率模式返回、且保留集成电路装置的输入-输出(I/O)节点的数 据状态和I/O配置的示意操作流程图。步骤500确定何时从软件和/或固件程序作出进入 低功率模式命令。当在步骤500中确定进入低功率模式命令时，集成电路装置将在步骤 502中进入低功率模式。在步骤504中，将输入和/或输出数据状态和1/0配置保留在保 持器单元中。在步骤506中，I/O配置和数据状态由保持器单元中所保留的信息控制， 而不考虑来自集成电路装置的多个逻辑电路的逻辑状态。在步骤508中，在脱离低功率 模式之后，集成电路装置的多个逻辑电路从低功率模式醒来，且其逻辑电路状态被唤醒 并恢复。步骤509确定何时从软件和/或固件程序作出从低功率模式唤醒和恢复命令。当 在步骤509中确定从低功率模式唤醒和恢复命令时，集成电路装置将在步骤510中从低 功率模式退出。接着在步骤512中，将把对I/0配置和数据状态的控制返还给现在完全 操作的多个逻辑电路。
虽然已参考本发明的实例实施例描绘、描述且界定了本发明的实施例，但此些参考 并不暗示对本发明的限制，且不应推断出此限制。如相关领域中且受益于本发明的一般 技术人员将想到，所揭示的标的物在形式和功能上能够具有相当多的修改、更改和等效 物。所描绘和描述的本发明的实施例只是实例，且并非详尽阐明本发明的范围。
权利要求
1.一种集成电路集成电路装置，其具有低功率模式以及所维持的输入-输出(I/O)配置和数据状态，所述集成电路集成电路装置包括多个逻辑电路；以及输入-输出(I/O)节点，其耦合到所述多个逻辑电路，所述I/O节点包括耦合到驱动器和接收器的I/O保持器单元；其中当所述I/O保持器单元接收到进入低功率模式信号时，所述I/O保持器单元将维持所述驱动器数据状态及其I/O配置；且其中当所述I/O保持器单元接收到从低功率模式唤醒和恢复信号时，所述I/O保持器单元将对所述驱动器数据状态和I/O配置的控制返还给所述多个逻辑电路。
2. 根据权利要求1所述的集成电路集成电路装置，其进一步包括低功率模式寄存器， 所述低功率模式寄存器存储所述进入低功率模式信号和所述从低功率模式唤醒和 恢复信号的逻辑电平，并控制所述进入低功率模式信号和所述从低功率模式唤醒和 恢复信号。
3. 根据权利要求l所述的集成电路集成电路装置，其中当所述I/0保持器单元接收到 所述进入低功率模式信号时，所述I/O保持器单元将维持所述接收器数据状态及其 I/O配置。
4. 根据权利要求1所述的集成电路集成电路装置，其中当所述1/0保持器单元接收到 所述从低功率模式唤醒和恢复信号时，所述I/O保持器单元将对所述接收器数据状 态和I/O配置的控制返还给所述多个逻辑电路。
5. 根据权利要求1所述的集成电路集成电路装置，其中所述进入低功率模式信号和所 述从低功率模式唤醒和恢复信号分别是具有第一逻辑电平和第二逻辑电平的一个 信号，借此当所述一个信号处于所述第一逻辑电平时，断言所述进入低功率模式信 号，且当所述一个信号处于所述第二逻辑电平时，断言所述从低功率模式唤醒和恢 复信号。
6. 根据权利要求5所述的集成电路集成电路装置，其中所述第一逻辑电平为逻辑"1"，且所述第二逻辑电平为逻辑"0"。
7. 根据权利要求5所述的集成电路集成电路装置，其中所述第一逻辑电平为逻辑"0"，且所述第二逻辑电平为逻辑"1"。
8. 根据权利要求1所述的集成电路集成电路装置，其中所述驱动器和所述接收器耦合到集成电路封装的外部I/O连接件。
9. 根据权利要求l所述的集成电路集成电路装置，其中所述集成电路装置选自由微处 理器、微控制器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)和专用集成 电路(ASIC)组成的群组。
10. 根据权利要求2所述的集成电路集成电路装置，其中所述I/0节点和低功率模式寄 存器是由同一电源供电的。
11. 根据权利要求2所述的集成电路集成电路装置，其中所述I/0节点和低功率模式寄 存器是由一个电源供电的，且所述多个逻辑电路是由另一电源供电的。
12. 根据权利要求11所述的集成电路集成电路装置，其中所述另一电源在处于所述低 功率模式时断开。
13. —种集成电路集成电路装置，其具有低功率模式以及所维持的输出配置和数据状 态，所述集成电路集成电路装置包括多个逻辑电路；以及输出节点，其耦合到所述多个逻辑电路，所述输出节点包括耦合到驱动器的输出 保持器单元；其中当所述输出保持器单元接收到进入低功率模式信号时，所述输出保持器单元 将维持所述驱动器数据状态及其输出配置；且其中当所述输出保持器单元接收到从低功率模式唤醒和恢复信号时，所述输出保 持器单元将对所述驱动器数据状态和输出配置的控制返还给所述多个逻辑电路。
14. 根据权利要求13所述的集成电路集成电路装置，其进一步包括低功率模式寄存器， 所述低功率模式寄存器存储所述进入低功率模式信号和所述从低功率模式唤醒和 恢复信号的逻辑电平，并控制所述进入低功率模式信号和所述从低功率模式唤醒和 恢复信号。
15. 根据权利要求13所述的集成电路集成电路装置，其中所述进入低功率模式信号和 所述从低功率模式唤醒和恢复信号分别是具有第一逻辑电平和第二逻辑电平的一 个信号，借此当所述一个信号处于所述第一逻辑电平时，断言所述进入低功率模式 信号，且当所述一个信号处于所述第二逻辑电平时，断言所述从低功率模式唤醒和 恢复信号。
16. 根据权利要求15所述的集成电路集成电路装置，其中所述第一逻辑电平为逻辑"1",且所述第二逻辑电平为逻辑"0"。
17. 根据权利要求15所述的集成电路集成电路装置，其中所述第一逻辑电平为逻辑"0"，且所述第二逻辑电平为逻辑"1"。
18. 根据权利要求13所述的集成电路集成电路装置，其中所述驱动器耦合到集成电路 封装的外部I/0连接件。
19. 根据权利要求13所述的集成电路集成电路装置，其中所述集成电路装置选自由微 处理器、微控制器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)和专用集 成电路(ASIC)组成的群组。
20. 根据权利要求14所述的集成电路集成电路装置，其中所述输出节点和低功率模式 寄存器是由同一电源供电的。
21. 根据权利要求14所述的集成电路集成电路装置，其中所述输出节点和低功率模式 寄存器是由一个电源供电的，且所述多个逻辑电路是由另一电源供电的。
22. 根据权利要求21所述的集成电路集成电路装置，其中所述另一电源在处于所述低 功率模式时断开。
23. —种集成电路集成电路装置，其具有低功率模式以及所维持的输入配置和数据状态，所述集成电路集成电路装置包括 多个逻辑电路；以及输入节点，其耦合到所述多个逻辑电路，所述输入节点包括耦合到接收器的输入 保持器单元；其中当所述输入保持器单元接收到进入低功率模式信号时，所述输入保持器单元将维持所述接收器数据状态及其输入配置；且其中当所述输入保持器单元接收到从低功率模式唤醒和恢复信号时，所述输入保 持器单元将对所述接收器数据状态和输入配置的控制返还给所述多个逻辑电路。
24. 根据权利要求23所述的集成电路集成电路装置，其进一步包括低功率模式寄存器， 所述低功率模式寄存器存储所述进入低功率模式信号和所述从低功率模式唤醒和 恢复信号的逻辑电平，并控制所述进入低功率模式信号和所述从低功率模式唤醒和 恢复信号。
25. 根据权利要求23所述的集成电路集成电路装置，其中所述进入低功率模式信号和 所述从低功率模式唤醒和恢复信号分别是具有第一逻辑电平和第二逻辑电平的一 个信号，借此当所述一个信号处于所述第一逻辑电平时，断言所述进入低功率模式 信号，且当所述一个信号处于所述第二逻辑电平时，断言所述从低功率模式唤醒和 恢复信号。
26. 根据权利要求25所述的集成电路集成电路装置，其中所述第一逻辑电平为逻辑"1"，且所述第二逻辑电平为逻辑"0"。
27. 根据权利要求25所述的集成电路集成电路装置，其中所述第一逻辑电平为逻辑"0"，且所述第二逻辑电平为逻辑"1"。
28. 根据权利要求23所述的集成电路集成电路装置，其中所述接收器耦合到集成电路 封装的外部输入连接件。
29. 根据权利要求23所述的集成电路集成电路装置，其中所述集成电路装置选自由微 处理器、微控制器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)和专用集 成电路(ASIC)组成的群组。
30. 根据权利要求24所述的集成电路集成电路装置，其中所述输入节点和低功率模式 寄存器是由同一电源供电的。
31. 根据权利要求24所述的集成电路集成电路装置，其中所述输入节点和低功率模式 寄存器是由一个电源供电的，且所述多个逻辑电路是由另一电源供电的。
32. 根据权利要求31所述的集成电路集成电路装置，其中所述另一电源在处于所述低 功率模式时断开。
33. —种在集成电路装置中在脱离低功率模式期间和当时维持输入-输出(I/O)配置和 数据状态的方法，所述方法包括以下步骤进入所述集成电路装置的逻辑电路的低功率模式； 将输入-输出(I/O)配置和数据状态保留在保持器单元中； 从所述保持器单元控制所述I/O配置和所述数据状态； 使所述逻辑电路从所述低功率模式恢复； 退出所述低功率模式；以及将对所述I/O配置和数据状态的控制返还给所述逻辑电路。
34. —种在集成电路装置中在脱离低功率模式期间和当时维持输入-输出(I/O)配置和 数据状态的方法，所述方法包括以下步骤检测对进入低功率模式命令的断言；当检测到所述进入低功率模式命令时，进入所述集成电路装置的逻辑电路的低功 率模式；将输入-输出(I/O)配置和数据状态保留在保持器单元中； 从所述保持器单元控制所述I/O配置和所述数据状态； 使所述逻辑电路从所述低功率模式恢复； 检测对从低功率模式唤醒和恢复命令的断言；当检测到所述从低功率模式唤醒和恢复命令时，退出所述低功率模式；以及 将对所述I/O配置和数据状态的控制返还给所述逻辑电路。
35. 根据权利要求34所述的方法，其中从软件程序发出所述进入低功率模式命令和所 述从低功率模式唤醒和恢复命令。
36. 根据权利要求34所述的方法，其中从固件程序发出所述进入低功率模式命令和所 述从低功率模式唤醒和恢复命令。
全文摘要
半导体集成电路装置在从低功率模式退出后，唤醒并重新初始化逻辑电路，以便在不干扰进入所述低功率模式时所存在的输入-输出(I/O)配置控制和数据状态的情况下，恢复内部寄存器的先前逻辑状态。因此，不分布先前在所述低功率模式下连接到所述半导体集成电路装置的其它装置的操作。一旦所述半导体集成电路装置的所有内部逻辑和寄存器都已被重新初始化，就可发出“低功率状态唤醒和恢复”信号。此信号指示在所述集成电路装置进入所述低功率模式时存储在I/O保持器单元中的所述I/O配置控制和数据状态已复原，且控制可返还给所述半导体集成电路装置的所述逻辑电路和/或内部寄存器。
文档编号H03K3/00GK101558380SQ200780045694
公开日2009年10月14日 申请日期2007年12月10日 优先权日2006年12月12日
发明者艾戈·沃吉沃达, 迈克尔·西蒙斯 申请人:密克罗奇普技术公司