专利名称：数控振荡器的制作方法
技术领域：
本发明涉及一种数控振荡器。
背景技术：
数控振荡器(DCO, Digital Control Oscillator)是用于响应于数控信号来 合成一 系列频率的电子系统。
IEEETRANSACTIONS ON VLSI SYSTEMS, VOL.10, NO.5, OCTOBER 2002中 一篇名为"A Flying-Adder Architecture of Frequency and Phase Synthesis With Scalability"的文章就公开了一种"Flying-Adder"结构的数控振荡器。 所述数控振荡器的电路如图l所示为双通道结构，包括由第一加法器l、第一 锁存器2、第二锁存器3和第一选择单元4构成的第一相位时钟选择通道，以 及由第二加法器l'、第三锁存器2'、第四锁存器3'和第二选择单元4' 构成的第二相位时钟选择通道。所述第一相位时钟选择通道和所述第二相位 时钟选择通道用于选择所接收的相位时钟信号并输出。所述第一相位时钟选 择通道和第二相位时钟选择通道输出的相位时钟经由第三选择单元5选择后 输出至D触发器6，所述D触发器6的Q端经由反相器7接于D端，Q端输 出CLK1、以及经反相器8反相的输出CLK2， CLK1、 CLK2即是所述数控振 荡器的输出信号。
所述数控振荡器电路包括下列输入信号用于控制数控振荡器输出信号 频率的数控信号FREQ<31:0>、参考时钟信号VCOOUT<31:0>、使能信号EN。 所述第一加法器1和第二加法器1'分别接收数控信号FREQ〈31:0和数控信 号FREQ<32:28>,用于对所述数控信号进行累加而分别获得相应的选择地址。 第一加法器1输出的选择地址经过所述第一锁存器2、第二锁存器3进入第一
4选择单元4，而第二加法器1'输出的选择地址经过第三锁存器2'、第四锁
存器3'进入第二选择单元4'。所述第一选择单元4和第二选择单元4'分 别根据所获得的选择地址从参考时钟信号VCOOUT<31:0>中选择相应的相位 时钟输出。第三选择单元5在选择端上的时钟信号为高时，选择输出第一相 位时钟选择通道的相位时钟，在选择端上的时钟信号为低时，选择输出第二 相位时钟选择通道的相位时钟。所述D触发器6在所接收的相位时钟为高时， 将D端的值从Q端输出。
根据上述描述，所述数控振荡器通过从所述参考时钟信号中选择一个相 位时钟来产生所需要的输出信号频率。然而，由于所述数控振荡器只能通过 选择不同的相位时钟来产生输出信号频率，因此输出信号的频率范围较小。
发明内容
本发明提供一种数控振荡器，解决现有技术数控振荡器输出信号的频率 范围较小的问题。
为解决上述问题，本发明提供一种数控振荡器，包括用于从所接收的参 考时钟中选择相位时钟并输出的相位时钟选择单元；用于对所述相位时钟选 择单元输出的相位时钟的有效脉沖进行计数，将计数结果与所接收的扩展数 控信号比较，并根据比较结果和所接收的选择控制信号产生用于选择相位时 钟有效边沿的选择信号的圈选择单元；以及用于根据所述圈选择单元输出的 选捧信号，在所接收的相位时钟的相应有效边沿输出所述相位时钟的锁存器。
所述圈选择单元包括
计数单元，用于对接收的相位时钟的有效脉冲进行计数获得第一计数结 果并发送给比较单元，用于对与所接收的相位时钟的相位相反的信号的有效 脉冲进行计数获得第二计数结果并发送给比较单元；
比较单元，用于将所接收的第一计数结果与所接收的扩展数控信号比较，向选择单元输出第一比较结果，用于将所接收的第二计数结果与所接收的扩 展数控信号比较，向选择单元输出第二比较结果；
选择单元，用于根据所接收的选择控制信号，将第一比较结果或第二比 较结果输出作为相位时钟有效边沿的选择信号。
所述圈选择单元包括
第一计数单元，用于对接收的相位时钟的有效脉冲进行计数，并将计数 结果发送给第 一 比较单元；
第一比较单元，用于将第一计数单元发送的计数结果与所接收的扩展数 控信号比较，向选择单元输出第一比较结果；
第二计数单元，用于对与所接收的相位时钟的相位相反的信号的有效脉 冲进行计数，并将计数结果发送给第二比较单元；
第二比较单元，用于将第二计数单元发送的计数结果与所接收的扩展数 控信号比较，向选择单元输出第二比较结果；
选择单元，用于根据所接收的选择控制信号，将第一比较结果或第二比 较结果输出作为相位时钟有效边沿的选择信号。
所述锁存器为D锁存器。
所述相位时钟选择单元为双通道相位时钟选择单元。
与现有技术相比，上述公开的数控振荡器具有以下优点所述数控振荡 器通过相位时钟选择单元从参考时钟中选择相位时钟，并且通过圈选择单元 从所述相位时钟中选择相应有效边沿输出，使得所述数控振荡器能够根据相 位时钟和有效边沿两个参数来产生输出信号，从而使得所述输出信号的频率 范围变宽。
图l是现有技术数控振荡器的电路结构图2是本发明数控振荡器的实施方式电路结构图3是图2所示数控振荡器中的圈选择单元结构的实施例示意图4是图3所示的圈选择单元中的第一计数单元或第二计数单元的电路 结构图5是图3所示的圈选择单元中的第一比较单元或第二比较单元的电路 结构图6是图2所示数控振荡器中的圏选择单元结构的另一实施例示意图。
具体实施例方式
本发明所公开的数控振荡器通过相位时钟选择单元从参考时钟中选择相 位时钟，并且通过圏选择单元从所述相位时钟中选择相应有效边沿输出，使 得所述数控振荡器能够根据相位时钟和有效边沿两个参数来产生输出信号， 从而使得所述输出信号的频率范围变宽。
参照图2所示，本发明数控振荡器实施方式包括相位时钟选择单元(未 标识)、第一圈选择单元50和第二圏选择单元50'、第五锁存器60和第六锁 存器60'、第三选择单元70、输出信号单元80、反相器90和反相器90'。
所述相位时钟选择单元包括
第一加法器10和第二加法器10',分别用于对所接收的数控信号进行累 加获得相应选择地址；
第一锁存器20以及第二锁存器30,用于对第一加法器IO输出的选择地 址采样寄存；
第三锁存器20'以及第四锁存器30',用于对第二加法器10'输出的选 择地址采样寄存；第一选择单元40和第二选择单元40',分别用于根据第二锁存器30和 第四锁存器30'输出的选择地址，从所接收的参考时钟选择相应相位时钟输 出。
所述第一圈选择单元50和第二圈选择单元50',分别用于对第一选择单 元40和第二选择单元40'输出的相位时钟的有效脉冲进行计数，将计数结果 与所接收的扩展数控信号比较，并根据比较结果和所接收的选择控制信号产 生用于选择相位时钟有效边沿的选择信号；
所述第五锁存器60和第六锁存器60',分别用于根据第一圈选择单元 50和第二圈选择单元50'输出的选择信号，在所接收的第一选择单元40和 第二选择单元4(T输出的相位时钟的相应有效边沿输出所述相位时钟；
所述第三选择单元70，用于根据选择端上的时钟信号选择第五锁存器60 或第六锁存器60'输出的相位时钟；
所述输出信号单元80，用于在第三选择单元70输出的时钟信号有效时， 输出合成频率信号；
所述反相器90用于对所述输出信号单元80输出的合成频率信号相位取 反获得数控振荡器的输出信号，所述反相器90'用于将所述输出信号单元80 输出的合成频率信号反馈至所述输出信号信号单元80的输入。
参照图3所示，所述第一圈选择单元50的一种实施例包括
第一计数单元502，用于根据所接收的相位时钟和清零信号CLK1对接收 的相位时钟的有效脉冲进行计数，并将计数结果发送给第一比较单元503;
第一比较单元503,用于将第一计数单元502发送的计数结果与所接收的 扩展数控信号比较，向选择单元504输出第一比较结果；
第二计数单元502',用于根据所接收的相位时钟和清零信号CLK1对与所接收的相位时钟的相位相反的信号的有效脉冲进行计数，并将计数结果发
送给第二比较单元503';
第二比较单元503',用于将第二计数单元502'发送的计数结果与所接 收的扩展数控信号比较，向选择单元504输出第二比较结果；
选择单元504，用于根据所接收的选择控制信号，将第一比较结果或第二 比较结果输出作为相位时钟有效边沿的选择信号。
所述第二圈选择单元5(T同样包括第一计数单元、第一比较单元、第二 计数单元、第二比较单元以及选择单元，其结构与所述第一圏选择单元50的 相应单元完全相同，所不同的只是所述第二圈选择单元50'的清零信号是 CLK2,这里就不再赘述了。
参照图4所示，所述第一计数单元502,包括第一D触发器505、第二 D触发器506和第三D触发器507。设定所述D触发器在清零信号为低电平 时对D触发器清零，即将D触发器的Q端输出置为"0"，在清零信号为高电 平时正常计数。第一D触发器505、第二D触发器506和第三D触发器507 的输出DO、 Dl、 D2构成计数结果，其中计数结果D2为高位，DO是最低位， 因此输出是D2、 Dl、 DO。所述D触发器的原理为在时钟为高电平时，Q 端输出D端信号，在时钟为低电平时，Q端保持状态不变。各级D触发器的 初始状态假设D端为"1"。
由于在清零信号为低电平时，D触发器的Q端输出被置"0",所述计数 单元的计数结果就是"000",因此下面仅对清零信号为高电平时的工作过程 描述如下假定D触发器是上升沿触发的D触发器，当D触发器的CLK端 信号的第1个上升沿到来时，D触发器505由初始状态翻转，即D触发器505 在CLK端信号的第1个上升沿由Q端输出"1",而g端为"0", D端由于与 g端相连，也变为"0"。在CLK端信号的第2个上升沿时，D触发器505的Q端就会输出"0", 5端为"1",而D端也变为"1"。在CLK信号的第3个 上升沿时，D触发器505的Q端就会输出"1"， 5端为"0",而D端也变为 "0"。在CLK信号的第4个上升沿时，D触发器505的Q端就会输出"0"， g端为"1"，而D端也变为"1"。
D触发器506的CLK端接收D触发器505的g端输出，当D触发器505 的g端第一次为"1"时，即在CLK端信号的第2个上升沿，D触发器506 由初始状态翻转，由Q端输出"1",而g端为"0"， D端也变为"0",而当D 触发器505的g端的输出第二次为"1",即在CLK端信号的第4个上升沿时， D触发器506的Q端就会输出"0", g端为"1"。
D触发器507的CLK端接收D触发器506的g端输出，当D触发器506 的g端为'T，时，即在CLK端信号的第4个上升沿，D触发器507由初始状 态翻转，由Q端输出"1"，而5端为"0", D端也变为"0"，而当D触发器 506的g端的输出再次为'T，，即在CLK端信号的第12个上升沿时，D触发 器506的Q端就会输出"0"， 5端为"1"。
根据上述描述，在CLK端信号的第1个上升沿，计数单元的计数结果 D2、 Dl、 DO为"001",第2个上升沿，计数单元的计数结果为"010"…。
并且，所述计数单元的D触发器数目并非局限于3个，可以根据所需输 出信号的频率要求来进行配置。
所述第二计数单元502'同样包括第一D触发器、第二D触发器和第 三D触发器，其结构与所述第一计数单元502的相应单元完全相同，这里就 不再赘述了。
参照图5所示，所述第一比较单元503,包括第一异或门510以及连接第 一异或门510的非门510'，第二异或门509以及连接第二异或门509的非门 509',第三异或门508以及连4妄第三异或门508的非门508',以及接收非门51(T 、 509'和508'的输出的与门511。当第一比较单元503或第二比较 单元503'接收的计数结果与扩展数控信号完全一致，则输出"1",否则就输 出"0"。
所述第二比较单元503'的内部结构与所述第一比较单元503完全相同， 这里就不再赘述了。
所述选择单元504则根据所接收的选择控制信号选择相应的比较单元的 输出作为边沿选择信号输出，例如选择控制信号为"0",则选择第二比较单 元503'的输出作为边沿选择信号。
参照图6所示，所述第一圏选择单元50的另一种实施例包括
计数单元502〃 ，用于对接收的相位时钟的有效脉冲进行计数获得第一计 数结果并发送给比较单元，用于对与所接收的相位时钟的相位相反的信号的 有效脉冲进行计数获得第二计数结果并发送给比较单元503〃 ；
比较单元503〃 ，用于将所接收的第一计数结果与所接收的扩展数控信号 比较，向选择单元504〃输出第一比较结果，用于将所接收的第二计数结果与 所接收的扩展数控信号比较，向选择单元504〃输出第二比较结果；
选择单元504〃 ，用于根据所接收的选择控制信号，将第一比较结果或第 二比较结果输出作为相位时钟有效边沿的选择信号。
所述计数单元502〃是上述第一计数单元502和第二计数单元502'的功 能之和。所述比较单元503〃是上述第一比较单元503和第二比较单元503' 的功能之和。所述选择单元504〃的功能与上述选4奪单元504完全相同。因此， 可参照上述相应单元的具体说明。
所述第二圈选择单元5(T同样包括计数单元、比较单元以及选择单元， 其结构与所述第一圈选择单元50的相应单元完全相同，所不同的只是清零信 号，这里就不在赘述了。下面结合图2、图3、图4、图5对上述的数控振荡器举例以使得说明更 加清楚。
假定数控振荡器要选取参考时钟信号<31:0>的第16位相位时钟以及第16 位相位时钟的第3个上跳沿来产生输出信号。由于若不选择相位时钟的上跳 沿，都是从第1个上跳沿采样的，因此所要增加的上跳沿的数目就是2,即 010，则对应的扩展数控信号FREQ<35:33> = 010,而选择控制信号FREQ<32> =0,假定CLK1和CLK2的初始状态分别为"0"和"1"。
由CLK2初始为1,则首先运行的是第二圈选择单元50'。设定当选择 控制信号为"0"时，选取第二比较单元503'的比较结果输出，则只需考虑 第二计数单元502'和第二比较单元503'的工作过程即可。继续结合图2、 图3和图4所示，CLK2作为第二计数单元的清零信号，此时由于CLK2为"1"， 所述第二计数单元502'不清零，则结合上述对计数单元的描述，由于第二计 数单元502'是对与相位时钟相反的信号的有效脉冲计数，因而是下跳沿触 发，在输入的相位时钟的第l个下跳沿，所述第二计数单元502'的计数结果 为"001"。所述第二比较单元503'将FREQ〈35:33〉与"001"按位比较，显 然第二比较单元503'的比较结果为"0"。则第六锁存器60' (D锁存器) 不翻转，输出信号单元80 (D触发器)也未获得触发信号，因此CLK2的状 态不变。继续纟艮据上述描述，在相位时钟的第2个下跳沿，第二计lt单元502' 的计数结果为"010",所述第二比较单元503'将FREQ〈35:33〉与"010"按位 比较，显然比较结果为"1"。
则第六锁存器60' ( D锁存器)翻转，在相位时钟的第3个上跳沿输出 相位时钟的高电平。而第三选择单元70在CLK1为"0"时选择第六锁存器 60'的输出，则第三选择单元70在第六锁存器60'输出高电平时，将高电平 传输至输出信号单元80，输出信号单元80在获得高电平的触发信号后，就将 D端值从Q端输出，由于D端信号由CLK1经由反相器90'提供，因此初始D端的^f直为"1",则此时Q端的CLK1的值就变为'T，，即CLK1在相位时 钟的第3个上跳沿由"0"变为"1"。而CLK2与CLK1相位相反，则由"1" 变为"0"。则第二圏选择单元50'清零，第六锁存器60'不翻转。
接下来的时钟周期，运行的就是由CLK1作为清零信号的第一圈选择单 元50。所述第一圏选择单元50也将按照与上述的第二圈选择单元50'完全 相同的操作过程，来输出相应的选择相位时钟有效边沿的选择信号，因此第 一圈选择单元50的操作过程可参照上述说明，此处就不再赘述了 。
根据上述说明可得，通过清零信号CLK1和CLK2状态的变化，第一圏 选择单元50和第二圈选择单元50'就交替运行，就能向输出信号单元80交 替提供所选相位时钟的各个需求上跳沿的选择信号。
从所述例子可以看出，通过圈选择单元可以很方便地选择相位时钟的某 个上跳沿输出，并且通过上跳沿和相位时钟的结合产生的数控振荡器的输出 信号的频率范围更广。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种数控振荡器，其特征在于，包括用于从所接收的参考时钟中选择相位时钟并输出的相位时钟选择单元；用于对所述相位时钟选择单元输出的相位时钟的有效脉冲进行计数，将计数结果与所接收的扩展数控信号比较，并根据比较结果和所接收的选择控制信号产生用于选择相位时钟有效边沿的选择信号的圈选择单元；以及用于根据所述圈选择单元输出的选择信号，在所接收的相位时钟的相应有效边沿输出所述相位时钟的锁存器。
2. 如权利要求1所述的数控振荡器，其特征在于，所述圈选择单元包括计数单元，用于对接收的相位时钟的有效脉冲进行计数获得第一计数结 果并发送给比较单元，用于对与所接收的相位时钟的相位相反的信号的有效 脉沖进行计数获得第二计数结果并发送给比较单元；比较单元，用于将所接收的第一计数结果与所接收的扩展数控信号比较， 向选择单元输出第 一比较结果，用于将所接收的第二计数结果与所接收的扩 展数控信号比较，向选择单元输出第二比较结果；选择单元，用于根据所接收的选择控制信号，将第一比较结果或第二比 较结果输出作为相位时钟有效边沿的选择信号。
3. 如权利要求1所述的数控振荡器，其特征在于，所述圏选择单元包括第一计数单元，用于对接收的相位时钟的有效脉冲进行计数，并将计数 结果发送给第 一 比较单元；第一比较单元，用于将第一计数单元发送的计数结果与所接收的扩展数 控信号比较，向选择单元输出第一比较结果；第二计数单元，用于对与所接收的相位时钟的相位相反的信号的有效脉 冲进行计数，并将计数结果发送给第二比较单元；第二比较单元，用于将第二计数单元发送的计数结果与所接收的扩展数控信号比较，向选择单元输出第二比较结果；选择单元，用于根据所接收的选择控制信号，将第一比较结果或第二比 较结果输出作为相位时钟有效边沿的选择信号。
4. 如权利要求2或3所述的数控振荡器，其特征在于，所述锁存器为D锁存 器。
5. 如权利要求2或3所述的数控振荡器，其特征在于，所述相位时钟选择单 元为双通道相位时钟选择单元。
全文摘要
一种数控振荡器，包括用于从所接收的参考时钟中选择相位时钟并输出的相位时钟选择单元；用于对所述相位时钟选择单元输出的相位时钟的有效脉冲进行计数，将计数结果与所接收的扩展数控信号比较，并根据比较结果和所接收的选择控制信号产生用于选择相位时钟有效边沿的选择信号的圈选择单元；以及用于根据所述圈选择单元输出的选择信号，在所接收的相位时钟的相应有效边沿输出所述相位时钟的锁存器。所述数控振荡器提供具有较宽频率范围的输出信号。
文档编号H03L7/08GK101599764SQ20081003870
公开日2009年12月9日 申请日期2008年6月6日 优先权日2008年6月6日
发明者鹏 任, 渭 刘, 伟 李, 林庆龙, 王阳元 申请人:中芯国际集成电路制造(上海)有限公司