专利名称：一种自适应多种io电源的低电压差分信号驱动器的制作方法
技术领域：
本发明涉及一种深亚微米的LVDS (Low Voltage Differential Signal，低电压差 分信号)驱动器的电路，尤其涉及的是一种适应多种10电源的LVDS驱动器的微电子电路。
背景技术：
现代电子电路的设计中，使用大量差分线来板内或板间长距离高速率信号，而其 中使用最多的是LVDS差分线。但随着集成电路的电源电压的降低，集成电路内核(core) 电压可以降得很快而成很小，但10的电压的降速比较缓慢比内核电压高，两者的降速不成 比例。 于是为了适应内核电压和10电压的差距，人们只能不停地修改LVDS驱动器的电 路，如偏置的重新设计，带来了许多设计的瓶颈。比如，现有技术中有一种使用低电压的 LVDS驱动器的技术，它是利用可切换电流源来控制LVDS开关管，虽然能使用于低压下的应 用，但是， 一则LVDS驱动器输出的共模电压容易不稳，如果采用共模反馈电路，对共模反馈 电路的要求更高；二则对于偏置描述不够，导致高压低压不一定能同时使用。
可见，现有技术中存在一定的问题，需要进一步的改进。
发明内容
本发明提供了一种适应多种10电源的低电压差分信号驱动器，其巧妙地利用一 般内核电压比10电压低的特点，为IO驱动电路提供稳定的偏置，进而使IO驱动器能适应 多种10电压的要求。 为实现上述目的，本发明采用如下技术方案 本发明的适应多种10电源的低电压差分信号驱动器，其包括差分转换模块，用 于将内核低压的数字信号转换成差分电压信号；预放大器，用于将所述差分电压信号进行 放大处理，输出正、负两路电压信号；驱动放大电路，用于对所述预放大器的正、负两路输出 信号进行放大处理，获得所述驱动器的输出。 所述的驱动器，其中，所述驱动器还包括串联在所述预放大器的输出端与所述驱 动放大电路输入端之间的缓冲单元。 所述的驱动器，其中，所述驱动放大电路包括两个PM0S管、两个NM0S管和电阻单 元；所述预放大器的正输出分两路，其中一路通过所述缓冲单元连接一个PMOS管的栅极， 另一路通过所述缓冲单元连接一个NMOS管的栅极；所述预放大器的负输出分两路，其中 一路通过所述缓冲单元连接另一个PMOS管的栅极，另一路通过所述缓冲单元连接另一个 NMOS管的栅极；所述两个PMOS管的源极相连，并连接到正偏置电源端；所述两个NMOS管的 源极相连，并连接到负偏置电源端；所述一个PMOS管和所述一个NMOS管的漏极相连，并连 接到所述驱动器的正输出端；所述另一个PMOS管和所述另一个NMOS管的漏极相连，并连接 到驱动器的负输出端；所述正输出端与负输出端之间通过所述电阻单元相连。
所述的驱动器，其中，所述正偏置电源端的正电源是利用一偏置电压输入至由N
4型运算放大器构成的缓冲结构中所获得；所述负偏置电源端的负电源是利用一偏置电压输 入至由P型运算放大器构成的缓冲结构中所获得。 所述的驱动器，其中，所述正偏置电源端连接到又一 PMOS管的漏极，此PMOS管的 源极接10电压，此PMOS管的栅极接一控制信号。 所述的驱动器，其中，所述驱动器还包括用于根据内核低压和10电压为驱动器 提供偏置电压的偏置模块，在偏置模块中，从内核低电压通过一个电阻RL1连接到NMOS管 MLN1的漏极，NMOS管MLN1的栅漏相连，NMOS管MLN1的源极接地；NMOS管MLN2的栅极和 NMOS管MLN1的栅极相连，NMOS管MLN2的源极接地；NMOS管MLN2的漏极和PMOS管MBP3 的漏极相连，PMOS管MBP3的栅漏相连，PMOS管MBP3的源极接10电压，PMOS管MBP4、PM0S 管MBP5、PM0S管MBOP的栅极和PMOS管MBP3的栅极相连，PMOS管MBP4、PM0S管MBP5、PM0S 管MBOP的源极接到10电压；PMOS管MBP4的漏端和NMOS管MBN3的漏端相连，NMOS管MBN3 的源极和NMOS管MBN1的漏极相连，NMOS管MBN3的栅极和PMOS管MBP6以及NMOS管MBN6 的漏极相连；PM0S管MBP6和NM0S管MBN6的栅漏相连，PMOS管MBP6的源极接内核低电压， NMOS管MBN6的源极接地；PMOS管MBP5和NMOS管MBN4的漏极相连，NMOS管MBN4的源极 和NMOS管MBN2的漏极相连，并提供偏置电压VREF1，NM0S管MBN4的栅极和反相器INV1和 反相器INV2的输出相连；NMOS管MBN2的源极接地，NMOS管MBN2的栅极和NMOS管MBN1的 栅极连接，PMOS管MBOP的漏极和画OS管MB0N1的漏极相连，NMOS管MB0N1的栅漏相连， 并输出偏置电压VREF_POP， NMOS管MB0N1的栅漏相连，且NMOS管MB0N1的源极接地；反相 器INV1的输入端和电阻RL2、电阻RL3的一端相连，电阻RL2的另一端连接到10电压，电阻 RL2、电阻RL3、电阻RL4依次串联连接，电阻RL3的另一端和INV2的输入相连，电阻RL4的 一端连接到NMOS管MBN5的漏极，NMOS管MBN5的栅极连接到所述偏置电压VREF1，NM0S管 MBN5的源极和电阻RL6相连，电阻RL6的另一端连接到地；所述偏置电压VREF1的输出端和 NMOS管MBN9的栅极相连，NMOS管MBN9的源极和漏极接地，形成了一个MOS电容；一 N型运 放的正相输入端、以及NMOS管MBN8的源极并一起连接到内核低电压vddcore ;所述N型运 放的输出端接到PMOS管MBP9和PMOS管MB0P1的栅极，并形成偏置电压VREF_P0P ;PMOS管 MBP9的源极接10电压，PMOS管MBP9的漏极连接到电阻RL7和所述N型运放的负相输入端， 形成缓冲器结构；N型运放1的偏置为偏置电压VREF_N0P ;电阻RL7的另一端接地，PMOS管 MB0P1的漏极输出偏置电压VREF3 ;NM0S管MBN8的栅漏相连形成偏置电压VREF2，并且偏置 电压VREF2的输出端和PMOS管MBP8的漏极相连；PMOS管MBP8的源极接10电压，PMOS管 MBP8的栅极和PMOS管MBP7的栅漏极相连；PMOS管MBP7的源极接10电压vddio， PMOS管 MBP7的栅漏极相连，并且PMOS管MBP7的栅极和PMOS管MBP8的栅极、NM0S管MBN7的漏极 相连，NMOS管MBN7的源极接地，NMOS管MBN7的栅极连接偏置电压VREF1。
所述的驱动器，其中，在所述偏置模块的偏置电压VREF3输出端和内核低压之间 依次通过串联电阻Rl、电阻R2、电阻R3、电阻R4接地；在电阻R2和电阻R3之间接入内核 低压，并且所述电阻Rl和电阻R2之间的输出接入所述N型运算放大器的正相输入端，所述 电阻R3和电阻R4的输出接入所述P型运算放大器的正相输入端。 所述的驱动器，其中，所述预放大器包括PM0S管MN3、 PMOS管MN4、 NM0S管MN1、 NMOS管MN2和NMOS管MNO ;经所述差分转换模块形成的差分信号分别接到NMOS管MN1和 NMOS管MN2的栅极，NMOS管MN1和NMOS管MN2的源极相连，并接NMOS管MNO的漏极，NMOS管MN0的栅极接所述偏置电压VREFl， NMOS管MNO的源极接地；NMOS管MN1和NMOS管MN2 的漏极分别接PMOS管MN3和PMOS管MN4的源极，PMOS管MN3和PMOS管MN4的栅极接所述 偏置电压VREF2， PMOS管MN3和PMOS管MN4的漏极接所述预放大器的输出端；PMOS管MN3 和PMOS管丽4的漏极分别通过电阻Rl和电阻R2 —起连接到高压管MPP1的漏极；高压管 MPP1的源极接10电压。 发明效果本发明利用偏置随电源变化而自动变化，并改造运放的控制范围，形成 新的线路装置。这种通过低压内核电路和高压10电路分开的拓扑结构，和来源于内核低压 又灵活的适应10高压的偏置，适应内核电压从低压0. 9v到1. 5V， 10电压从1. 8V到高压5V 的微电子电路中，并可用于多路LVDS驱动器中，能传递的数据的速率达到1G比特率(bps)。
图1是本发明提出的自适应多种10电源的LVDS驱动器的电路框图；
图2是本发明图1中的预放大器的内部结构示意图，
图3是本发明的适应多种10的偏置电路结构示意图。
具体实施例方式
下面结合附图，将对本发明作进一步的详细说明。 如图1，整体上本发明的LVDS驱动器包括连接数字信号的差分转换模块S2D，和 紧接着S2D的预放大器PREDRIVER，以及驱动放大电路200。差分转换模块用于将内核低压 的数字信号转换成差分电压信号；预放大器用于将所述差分电压信号进行放大处理，输出 正、负两路电压信号；驱动放大电路用于对所述预放大器的正、负两路输出信号进行放大处 理，获得所述驱动器的输出。 如图1，缓冲器BUFFER1、 BUFFER2、 BUFFER3和BUFFER4构成串联在预放大器的输 出端与驱动放大电路的输入端之间的缓冲单元。两个NMOS管、两个PMOS管和电阻单元201 构成驱动放大电路200。 预放大器PREDRIVER的正输出端连接着缓冲器BUFFER1和BUFFER2 ，预放大器 PREDRIVER的负输出端连接着缓冲器BUFFER3和BUFFER4，缓冲器BUFFER1的输出端连接着 PMOS管MU1的栅极，缓冲器BUFFER2的输出端连接着NMOS管MD1的栅极，缓冲器BUFFER3 的输出端连接着PMOS管MU2的栅极，缓冲器BUFFER4的输出端连接着NMOS管MD2的栅 极。差分转换模块S2D是完全的内核低压vddcore供电。这里的缓冲器BUFFER1、BUFFER2、 BUFFER3和BUFFER4用来弥补不同数据处理速率速度间的差距。预放大器PREDRIVER的作 用是增加差分信号的驱动能力。 PMOS管MU1和PMOS管MU2的源极相连，并连接到正偏置电源端VHIGH端；NMOS管 MD1和NMOS管MD2的源极相连，并连接到负偏置电源端VLOW端。这里的VHIGH端是N型 运放构成的缓冲器结构0P1的输出端；而VL0W端是P型运放构成的缓冲器结构0P2的输出 端。对于在0.875V到1.525V的LVDS共模范围，可推荐缓冲器结构0P1的输入电压Vh为 1. 5v，缓冲器结构0P2的输入电压VI为0. 9v。以下将详细说明输入电压Vh和VI的获得原 理。 NMOS管MD1和PMOS管MU1的漏极相连，并连接到驱动器的正输出端VOUTP ;NMOS
6管MD1和PMOS管MU1的漏极相连，并连接到驱动器的负输出端VOUTN。这里的PMOS管MU1 和MU2的尺寸一样大，NMOS管MD1和MD2的尺寸一样大。并且，通常驱动器的正输出端VOUTP 和驱动器的负输出端VOUTN之间通过外接的电阻单元相连，比如通过100欧电阻连接，如图 1所示，其采用串联的两个50欧，等效为一个100欧方式。 上述VHGH端连接到PMOS管MUO的漏极，PMOS管MUO的源极接10电压vddio， PMOS 管MUO的栅极接控制信号PWDN信号，此PWDN信号实现对LVDS驱动器进行必要的掉电功能。
上述电路整个结构需要5个偏置VREF1， VREF2， VREF3， VREF POP, VREF NOP,都由 偏置模块，如图3产生。 图3描述偏置VREF1， VREF2， VREF3， VREF_POP， VREF_NOP的产生电路。从内核低 电压vddcore通过一个电阻RL1连接到NMOS管MLN1的漏极，NMOS管MLN1管的栅漏相连， NMOS管MLN1的源极接地；NMOS管MLN2的栅极和NMOS管MLN1的栅极相连，NMOS管MLN2 的源极也接地，NMOS管MLN1和NMOS管MLN2的尺寸一样大。NMOS管MLN2的漏极和PMOS 管MBP3的漏极相连，PMOS管MBP3的栅漏也相连，PMOS管MBP3的源极接10电压vddio， PMOS管MBP4、PM0S管MBP5、PM0S管MBOP的栅极和PMOS管MBP3的栅极相连，PMOS管MBP4、 PMOS管MBP5、PM0S管MBOP的源极接到10电压vddio，PMOS管MBP3、PM0S管MBP4、PM0S管 MBP5、 PMOS管MBOP的尺寸一样大。PMOS管MBP4的漏端和NMOS管MBN3的漏端相连，NMOS 管MBN3的源极和NMOS管MBN1的漏极相连，NMOS管MBN3的栅极和PMOS管MBP6以及NMOS 管MBN6的漏极相连，NMOS管MBN3、NM0S管MBN4管的尺寸一样大，MBN1和MBN2管的尺寸一 样大。PMOS管MBP6以及NMOS管MBN6都是栅漏相连，MBP6源极接内核低电压v ddcore， NMOS管MBN6的源极接地。NMOS管MBN1也是栅漏相连，NMOS管MBN1的源极接地。
PMOS管MBP5和NMOS管MBN4的漏极相连，NMOS管MBN4的源极和NMOS管MBN2的 漏极相连，这根连接线是基准偏置电压VREF1，NM0S管MBN4的栅极和反相器INVl和反相器 INV2的输出相连。NMOS管MBN2的源极接地，NMOS管MBN2的栅极和NMOS管MBN1的栅极 连接，MBN1的栅漏相连。PMOS管MBOP的漏极和NMOS管MB0N1的漏极相连，NMOS管MB0N1 的栅漏相连，并输出为偏置电压VREF_POP， NMOS管MB0N1的栅漏相连，且NMOS管MB0N1的 源极接地。 反相器INV1的输入端和电阻RL2、电阻RL3的一端相连，电阻RL2的另一端连接到 10电压vddio，电阻RL2、电阻RL3、电阻RL4依次串联连接，电阻RL3的另一端和INV2的输 入相连，电阻RL4的一端连接到NMOS管MBN5的漏极，NMOS管MBN5的栅极连接到偏置电压 VREF1 ， NMOS管MBN5的源极和电阻RL6相连，电阻RL6的另一端连接到地。偏置电压VREF1 的输出端还和NMOS管MBN9的栅极相连，NMOS管MBN9的源极和漏极都接地，这样MBN9就 形成了一个MOS电容。 — N型运放1的正相输入端、以及NMOS管MBN8的源极并一起连接到内核低电压 vddcore。N型运放1的输出端接到PMOS管MBP9和PMOS管MB0P1的栅极，并形成偏置电压 VREF POP, PMOS管MBP9的源极接10电压vddio， PMOS管MBP9的漏极连接到电阻RL7和N 型运放1的负相输入端，也成一种缓冲器结构，N型运放1的偏置为偏置电压VREF_NOP。电 阻RL7的另一端接地。而PMOS管MB0P1的漏极就是偏置电压VREF3。
NMOS管MBN8的栅漏相连，形成偏置电压VREF2，并和PMOS管MBP8的漏极相连。PMOS管MBP8的源极接10电压vddio，PMOS管MBP8的栅极和PMOS管MBP7的栅漏极相连， PMOS管MBP7、 PMOS管MBP8管的尺寸一样大。PMOS管MBP7的源极接10电压vddio， PMOS 管MBP7的栅漏极相连，除和PMOS管MBP8的栅极相连，并且PMOS管MBP7的栅极和PMOS管 MBP8的栅极、NMOS管MBN7的漏极相连，NMOS管MBN7的源极接地，NMOS管MBN7的栅极连 接偏置电压VREFl。 NMOS管MBP8的栅极连接PMOS管MBP11的漏极和NMOS管MBN11的栅极，NMOS管 MBN11的源极接地，PMOS管MBP11的漏极连接NMOS管MBN11的漏极和PMOS管MBP11的栅 极，PMOS管MBP11的源极连接10电压vddio。 如图1所示，在偏置电压VREF3和内核低压vddcore之间依次通过串联电阻Rl、 R2、 R3、 R4接到地。在R2和R3直接接入内核低压电源vddcore，在Rl和R2直接接入vh， 在R3和R4直接接入vl。对于在0. 875V到1. 525V的LVDS共模范围，可推荐Vh为1. 5v， VI为0. 9v。 Vh接入上述N型运算放大器0P1的正相输入端，N型运算放大器0P1接成缓冲 器结构，即输出端和负相输入端连接，其输出即VHIGH端，N型运算放大器0P1的偏置为偏 置电压VREF_NOP。 上述V1接入P型运算放大器0P2的正端，P型运算放大器0P2也接成缓冲器结构， 即输出和负相输入端连接，其输出即VLOW端，P型运算放大器0P2的偏置为偏置电压VREF_ POP。 对于图2所示的预放大器结构，低压数字信号经过差分转换模块S2D变成差分信 号VINP、 VINN，且分别接到NMOS管MN1和NMOS管MN2的栅极，NMOS管MN1和NMOS管MN2 的源极相连，并接到NMOS管MNO的漏极，NMOS管MNO的栅极接偏置电压VREFl ， NMOS管MNO 的源极接地。NMOS管MN1和MN2的漏极分别接PMOS管MN3和PMOS管MN4的源极，PMOS管 MN3和PMOS管MN4的栅极接偏置电压VREF2， PMOS管MN3和PMOS管MN4的漏极接预放大 器的输出端VOUTP和VOUTN。同时，PMOS管MN3和PMOS管MN4的漏极分别通过电阻Rl和 电阻R2 —起连接到高压管MPP1的漏极。PMOS管MN3和PMOS管MN4的尺寸一样大，NMOS 管丽l和NMOS管丽2的尺寸一样大。高压管MPP1的栅极同样接控制信号PWDN信号，高压 管MPP1的源极接10电压vddio。 MPP1的PWDN信号也是对LVDS驱动器进行必要的掉电 功能，在必要的时候可以关闭LVDS的输出。这样预放大器PREDRIVER(如图2)，是由10电 压vddio供电，但各个偏置是由图3所示电路来提供。在实际应用时，可以近似地设定偏置 VREFl = 1/3的内核低压电源值；偏置VREF2 = 2/3的10电压的高压电源值。
从上述结构可以看出，本发明首先把内核低压的数字信号通过单转双转换成差分 的电压信号，然后通过预放大器转换成IO高压的差分信号；同时，利用内核低压作为10高 压的电路中的偏置，通过设计的反馈结构形成包括预驱动器、N型运放、P型运放、共模偏置 等多处偏置，并使它们灵活地自适应于10电压的变化；然后通过不同的缓冲延迟线驱动两 对PMOS管个NMOS管，通过交替打开PMOS管和NMOS管，使电流从高电位经过外接的电阻流 经低电位，产生低压差分信号。
下面来描述上述整体电路的工作过程 首先，把内核低压的数字信号通过单转双转换成差分的电压信号，然后通过预驱 动器转换成10高压下差分信号，通过四个延迟线BUFFER1， BUFFER2， BUFFER3， BUFFER4驱 动两对PMOS管MU1、 MU2和两个NMOS管MD1、 MD2。 BUFFER1和BUFFER2的延迟时间一样，由于PM0S管栅极为零导通，NMOS管栅极为高导通，MU1和MD2 —起导通；同理，BUFFER3和 BUFFER4的延迟时间一样，MU2和MD1 —起导通。这样，通过交替打开PM0S管和NMOS管，使 电流从高电位经过外接的电阻流经低电位，产生低压差分信号。但BUFFER1和BUFFER3的 延迟时间比BUFFER2和BUFFER4的延迟时间稍微小一点，是因为这样避免，MU1和MD1 ，或者 MU2和MD2的瞬间导通，形成短路电流。 N型运算放大器0P1、 P型运算放大器0P2、 N型运放1在这里都是起缓冲器的作 用，是因为，这些信号从电阻串上取出，不适宜直接接容性负载，用运算放大器接成缓冲器， 很好地解决这个带容性负载的能力。 对于图3的偏置模块，低压的vddcore，通过电阻RL1和MBNl产生稳定的电流，由 于MBN1和MBN2是镜像电流源，MBP3， MBP4， MBP5， MBOP也是镜像电流源，则，MBP4、 MBN3、 MBN1支路和MBP5、MBN4、MBN2支路的电流相等。由于MBN6和MBP6形成的是两个DIODE的 结构，MBN3的栅极电压就是vddio/2，这样MBNl的栅极电压就确定了， VREF1就仅仅决定于 MBN4的栅极电压。 而RL2、RL3、RL4、MBN5、RL6支路中，MBN9的栅极偏置电压是固定的，对适当比例的 RL2、 RL3、 RL4、 RL6值(如1 : 8 : 2 : 0. 3，或把RL4设置成由VREF2控制的有源电阻)， INV1的输入电压偏高，INV2的输入电压偏低，这样MBN4的栅极电压就容易设定成vddio/2， 这样VREF1主要和电流镜MBN2的尺寸相关，只和vddcore、 vddio是相关很小。当MBN2的 尺寸确定，vddcore不变时，vddio变化时(如从5v或3. 3V变化到2. 5V或者1. 8V时)， VREF1会相应地变化，但变化得很小。当输入的数字信号翻转时，会引起VREF1上升或下降， 假设上升，这样MBN5的等效电阻会下降，从而引起INV1和INV2的栅极电压均下降，从而引 起MBN4的栅极电压上升，MBN4的等效电阻增大，导致VREF1下降；反之当VREF1下降时， 反馈同样把VREF1进行提升。而且M0S电容MBN9也能对VREF1进行滤去纹波的作用，这样 VREF1基本维持稳定。作为一种近似计算，可以得出<formula>formula see original document page 9</formula>
上述公式中，V，fi表示偏置电压VREFl的大小；Vvdd。，表示内核低压vddcore的大 小。 由于MBP7和MBP8的镜像电流的关系，MBN8管的栅漏极VREF2的电压也只和 vddcore以及MBN8的等效电阻有关。由于MBNll和MBPll均接成漏栅相接的二极管结构，因 此MBN8的等效电阻只和vddio相关，所以VREF2只和vddcore以及vddio相关，并且VREF2 比vddio低，适合作为图2的高压管丽3和丽4的偏置电压。同样作为一种近似计算，可以 得出<formula>formula see original document page 9</formula>
上述公式中，Vwef2表示偏置电压VREF2的大小；Vvddi。表示10电压vddio的大小， Rmbn8表示MBN8的等效电阻的大小。 由于MB0P和MBP3的镜像电流的关系，MB0N1管的栅漏极VREF_N0P只和vddcore 有关，作为一种近似计算，可以得出 <formula>formula see original document page 9</formula>
上述公式中，Vwef n。p表示偏置电压VREF_N0P的大小；VMM1表示NM0S管MLN1的漏 源极电压。 N型运放1的输出驱动PMOS管MBP9， MBP9、 RL7支路构成分压反馈结构，MBP9管 的栅极和N型运放1的输出极相连，N型运放1起到缓冲器的作用，这样N型运放1的输出 端得到一个比10电压vddio小的，仅仅与vddcore相关的稳定偏置VREF_POP，随着RL7的 阻值的设置，作为一种近似计算，可以得出 F , x处二+ ,9
一 "/ i7
上述公式中，Vwef p。p表示偏置电压VREF_P0P的大小；RKW表示电阻RL7的大小， Rmbp9表示MBP9的等效电阻的大小。偏置电压VREF_P0P的值可以调整到非常适合做P型运 算放大器的偏置电压。。 VREF_P0P控制PMOS管MB0P1 ，这样得到一个比vddio变化更小VREF3的。由于串 联电路的作用，在R2和R3之间接入的vddcore，对于适当比例的Rl、 R2、 R3、 R4阻值，电压 vh和电压vl的变化也很小，即电压vh和电压vl很稳定。 从上面的分析，可见10电压vddio的变化，除VREF2的跟动促使PREDRIVER的 Voutp和Voutn灵活适应vddio的变化外，VREF1、 VREF3和VREF—N0P、 VREF—P0P随vddio 的变化很小，vh和vl的稳定又使输出的LVDS信号共模范围不大，这里一般指0. 875v到 1. 525v的窄带LVDS共模范围，从而非常适合在10电压变化时，线路能自适应10的变化。 考虑到LVDS宽带信号共模范围也允许从0. 5v到2. 4v的范围，则本发明适应性更广，对于 RSDS(Reduced Swing Differential Signal,低摆幅差分信号)和Mini-LVDS(Mini Low Voltage Differential Signal,小低电压差分信号)也是能支持的。 这种通过低压内核电路和高压10电路分开的拓扑结构，和来源于内核低压 vddcore又适应10高压vddio的偏置，能直接适应内核电压从低压0. 9v到1. 5v， 10电压 从1. 8v到高压5v的微电子电路中，并可用于多路LVDS驱动器中。进一步，如果从整个发 明的原理看，也是能适应内核电压低至0. 65v， 10电压超过高压5V的LVDS驱动器的微电子 电路中，但以上近似计算式已经不再使用。 由于决定整个LVDS驱动器的速率主要是预驱动器PREDRIVER和MU1、 MU2、 MDl、 MD2的开关速度，而本发明的预驱动器PREDRIVER的增益很小故带宽可以很大，且MU1、MU2、 MD1、MD2的开关速度仅耐受的最大电流限制，因此整体LVDS驱动器能传递的数据的速率非 常高，可达到1. 3G比特率(bps)。 应当理解的是，上述针对本发明具体实施例的描述较为详细，但不能因此而理解 为对本发明专利保护范围的限制，凡经过简易推理和变换都是本发明所包括的范围，本发 明的专利保护范围应以所附权利要求为准。
10
权利要求
一种自适应多种IO电源的低电压差分信号驱动器，其特征在于，所述驱动器包括差分转换模块，用于将内核低压的数字信号转换成差分电压信号；预放大器，用于将所述差分电压信号进行放大处理，输出正、负两路电压信号；驱动放大电路，用于对所述预放大器的正、负两路输出信号进行放大处理，获得所述驱动器的输出。
2. 根据权利要求l所述的驱动器，其特征在于，所述驱动器还包括串联在所述预放大 器的输出端与所述驱动放大电路输入端之间的缓冲单元。
3. 根据权利要求2所述的驱动器，其特征在于，所述驱动放大电路包括两个PM0S管、 两个NM0S管和电阻单元；所述预放大器的正输出分两路，其中一路通过所述缓冲单元连接一个PM0S管的栅极， 另一路通过所述缓冲单元连接一个NMOS管的栅极；所述预放大器的负输出分两路，其中 一路通过所述缓冲单元连接另一个PM0S管的栅极，另一路通过所述缓冲单元连接另一个 NM0S管的栅极；所述两个PM0S管的源极相连，并连接到正偏置电源端；所述两个NM0S管的 源极相连，并连接到负偏置电源端；所述一个PM0S管和所述一个NM0S管的漏极相连，并连 接到所述驱动器的正输出端；所述另一个PMOS管和所述另一个NMOS管的漏极相连，并连接 到驱动器的负输出端；所述正输出端与负输出端之间通过所述电阻单元相连。
4. 根据权利要求3所述的驱动器，其特征在于，所述正偏置电源端的正电源是利用一 偏置电压输入至由N型运算放大器构成的缓冲结构中所获得；所述负偏置电源端的负电源 是利用另一偏置电压输入至由P型运算放大器构成的缓冲结构中所获得。
5. 根据权利要求3所述的驱动器，其特征在于，所述正偏置电源端连接到又一 PM0S管 的漏极，此PM0S管的源极接10电压，此PM0S管的栅极接一控制信号。
6. 根据权利要求4所述的驱动器，其特征在于，所述驱动器还包括用于根据内核低 压和10电压为驱动器提供偏置电压的偏置模块，在偏置模块中，从内核低电压通过一个电 阻RL1连接到NM0S管MLN1的漏极，NM0S管MLN1的栅漏相连，NM0S管MLN1的源极接地； NM0S管MLN2的栅极和NM0S管MLN1的栅极相连，NM0S管MLN2的源极接地；NM0S管MLN2 的漏极和PM0S管MBP3的漏极相连，PMOS管MBP3的栅漏相连，PMOS管MBP3的源极接10电 压，PM0S管MBP4、 PM0S管MBP5、 PM0S管MB0P的栅极和PM0S管MBP3的栅极相连，PM0S管 MBP4、PM0S管MBP5、PM0S管MB0P的源极接到10电压；PM0S管MBP4的漏端和NM0S管MBN3 的漏端相连，NM0S管MBN3的源极和NM0S管MBN1的漏极相连，NMOS管MBN3的栅极和PM0S 管MBP6以及NM0S管MBN6的漏极相连；PMOS管MBP6和NMOS管MBN6的栅漏相连，PMOS管 MBP6的源极接内核低电压，NMOS管MBN6的源极接地；PMOS管MBP5和NMOS管MBN4的漏极相连，NMOS管MBN4的源极和NMOS管MBN2的漏极 相连，并提供偏置电压VREF1， NMOS管MBN4的栅极和反相器INV1和反相器INV2的输出相 连；NMOS管MBN2的源极接地，NMOS管MBN2的栅极和NMOS管MBN1的栅极连接，PMOS管 MBOP的漏极和NM0S管MB0N1的漏极相连，NMOS管MB0N1的栅漏相连，并输出偏置电压VREF— P0P， NMOS管MB0N1的栅漏相连，且NMOS管MB0N1的源极接地；反相器INV1的输入端和电阻RL2、电阻RL3的一端相连，电阻RL2的另一端连接到10 电压，电阻RL2、电阻RL3、电阻RL4依次串联连接，电阻RL3的另一端和INV2的输入相连，电阻RL4的一端连接到NMOS管MBN5的漏极，NMOS管MBN5的栅极连接到所述偏置电压VREF1 ， NMOS管MBN5的源极和电阻RL6相连，电阻RL6的另一端连接到地；所述偏置电压VREF1的 输出端和NM0S管MBN9的栅极相连，NMOS管MBN9的源极和漏极接地，形成了一个MOS电容；一N型运放的正相输入端、以及NM0S管MBN8的源极并一起连接到内核低电压 vddcore ;所述N型运放的输出端接到PMOS管MBP9和PMOS管MB0P1的栅极，并形成偏置电 压VREF_P0P ;PMOS管MBP9的源极接10电压，PMOS管MBP9的漏极连接到电阻RL7和所述N 型运放的负相输入端，形成缓冲器结构；N型运放1的偏置为偏置电压VREF_NOP ;电阻RL7 的另一端接地，PMOS管MB0P1的漏极输出偏置电压VREF3 ;NMOS管MBN8的栅漏相连形成偏置电压VREF2，并且偏置电压VREF2的输出端和PMOS 管MBP8的漏极相连；PMOS管MBP8的源极接10电压，PMOS管MBP8的栅极和PMOS管MBP7 的栅漏极相连；PMOS管MBP7的源极接10电压，PMOS管MBP7的栅漏极相连，并且PMOS管 MBP7的栅极和PMOS管MBP8的栅极、NMOS管MBN7的漏极相连，NMOS管MBN7的源极接地， NMOS管MBN7的栅极连接偏置电压VREF1。
7. 根据权利要求6所述的驱动器，其特征在于，在所述偏置模块的偏置电压VREF3输出 端和内核低压之间依次通过串联电阻Rl、电阻R2、电阻R3、电阻R4接地；在电阻R2和电阻 R3之间接入内核低压，并且所述电阻Rl和电阻R2之间的输出接入所述N型运算放大器的 正相输入端，所述电阻R3和电阻R4的输出接入所述P型运算放大器的正相输入端。
8. 根据权利要求6所述的驱动器，其特征在于，所述预放大器包括PMOS管MN3、 PMOS 管MN4、NM0S管MN1、NM0S管MN2和NMOS管MNO ;经所述差分转换模块形成的差分信号分别 接到NMOS管MN1和NMOS管MN2的栅极，NMOS管MN1和NMOS管MN2的源极相连，并接NMOS 管MNO的漏极，NMOS管MNO的栅极接所述偏置电压VREF1 ， NMOS管MNO的源极接地；NMOS管 MN1禾口 NMOS管MN2的漏丰及分另U接PMOS管MN3禾口 PMOS管MN4的源丰及，PMOS管MN3禾口 PMOS 管丽4的栅极接所述偏置电压VREF2， PMOS管丽3和PMOS管丽4的漏极接所述预放大器的 输出端；PMOS管MN3和PMOS管MN4的漏极分别通过电阻Rl和电阻R2 —起连接到高压管MPP1 的漏极；高压管MPP1的源极接10电压。
全文摘要
本发明公开了一种自适应多种IO电源的低电压差分信号驱动器，其包括差分转换模块，用于将内核低压的数字信号转换成差分电压信号；预放大器，用于将差分电压信号进行放大处理，输出正、负两路电压信号；驱动放大电路，用于对预放大器的正、负两路输出信号进行放大处理，获得驱动器的输出。本发明利用偏置随电源变化而自动变化，并改造运放的控制范围，形成新的线路装置。这种通过低压内核电路和高压IO电路分开的拓扑结构，和来源于内核低压又灵活的适应IO高压的偏置，适应内核电压从低压0.9V到1.5V，IO电压从1.8V到高压5V的微电子电路中，并可用于多路LVDS驱动器中，能传递的数据的速率达到1G比特率(bps)。
文档编号H03K19/0185GK101741373SQ200810217269
公开日2010年6月16日 申请日期2008年11月5日 优先权日2008年11月5日
发明者易律凡 申请人:中兴通讯股份有限公司