专利名称：一种模拟采样开关及模数转换器的制作方法
技术领域：
本发明主要涉及模拟集成电路领域，尤其涉及一种模拟采样开关及模数转 换器。
背景技术：
随着DSP ( Digital Signal Processing,数字信号处理)技术和DSP处理器 的发展，越来越多的模拟信号需要转化成数字信号进行处理，这就使得对模拟 信号和数字信号的接口 - ADC ( Analog-to-Digital Converter,模数转换器)提 出了更高的要求。SHA (Sample and Hold Amplifiers,釆样保持电路)作为模 数转换器中至关重要的单元，其性能的优劣直接决定整个系统的性能。随着采 样时钟频率的提高，传统MOS( metal oxide semiconductor,金属氧化物半导体) 采样开关受限于非理想效应，诸如导通电阻的非线性，电荷注入，时钟馈通等，
其线性度不断下降，严重制约了釆样保持电路的动态范围；同时，由于电源电
压的下降，应用时钟电压提升技术将遇到一定困难，并会带来器件可靠性的下
降。因此传统的MOS采样开关结构已无法满足高速度、高精度模数转换器对
采样信号动态性能的要求。
针对传统开关的这种非线性失真特性，国内外研究人员提出了多种解决方
案。 一种是采用栅压自举的模拟采样开关，通过保持开关管栅源电压的恒定，
减小开关导通电阻的非线性； 一种是采用互补的CMOS ( complementary
metal-oxide semiconductor,互补金属氧化物半导体)传输门结构，利用PMOS
晶体管(P-channel metal oxide semiconductor FET， P沟道金属氧化物半导体场
效应晶体管)与NMOS晶体管(N國channel metal oxide semiconductor FET, N
沟道金属氧化物半导体场效应晶体管)尺寸的精确匹配来消除开关非线性；一 种是复制开关管技术，通过采用电阻分压电路实现一个处于线性工作状态的复 制MOS管，使其与采样MOS管具有相同的阈值电压；还有一种就是在栅压自举的基础上，采用稳定开关管衬源电压，消除晶体管背栅效应来改善开关性能。
发明人在实现本发明的过程中发现，现有技术至少存在以下缺点这些解 决方案都没有考虑开关管源极跟踪变化的特性，在实际的PMOS晶体管中， 源极总是跟随输入与输出信号中的高电位，NMOS晶体管的情况则恰好相反， 因此源极固定的设计将不可避免产生非线性失真。同时，电荷注入和时钟馈通 效应造成的保持误差也不可忽略。
发明内容
本发明提出一种模拟采样开关及模数转换器，能够跟踪开关管的源极，消 除了开关导通电阻与输入信号的非线性关系，提高了整个采样开关的线性度， 满足高速、高精度的采样保持电路的需要。
本发明实施例的技术方案是这样实现的
一种模拟采样开关，包括
采样开关电路，所述采样开关电路包括釆样开关管，所述釆样开关电路用 于控制所述采样开关管的导通状态；
比较器电路，用于比较所述采样开关管输入信号电位与输出信号电位的高 低，将高电位端作为所述采样开关管的源极。
优选地，所述采样开关电路包括
第一 PMOS晶体管、第二 PMOS晶体管和第三PMOS晶体管；
所述第一 PMOS晶体管作为采样开关管，所述第一 PMOS晶体管的源极 与输入信号端口相连，所述第一PMOS晶体管的漏极与输出信号端连接；
所述第二 PMOS晶体管的漏极与所述第一 PMOS晶体管的栅极连接，所 述第二 PMOS晶体管的源极与所述第三PMOS晶体管的漏极连接，所述第二 PMOS晶体管的栅极接参考地，所述第二 PMOS晶体管作为恒导通管，避免 所述第三PMOS晶体管因为源漏电压高于电源电压而击穿；
所述第三PMOS晶体管的源极与电源电压连接，所述第三PMOS晶体管 的栅极与时钟控制信号连接，所述第三PMOS晶体管作为时钟控制管，控制 所述第一PMOS晶体管的开关状态。
优选地，所述采样开关电路还包括第一浮置电池结构，用于时钟高电位时，降低所述采样开关管的栅极电位。
优选地，所述第一浮置电池结构包括 第四PMOS晶体管和第一电容；
所述第四PMOS晶体管的栅极接电源，所述第四PMOS晶体管的源极接 由时钟自举电路产生的外加信号；
所述第一电容的负极接所述第二 PMOS晶体管的漏极，所述第一电容的 正极与所述第四PMOS晶体管的漏极相连，作为浮置电池。 优选地，所述采样开关电路还包括
源极电压控制电路，用于将所述采样开关管的真正源极电压信号接至其栅 极，实现所述采样开关管栅源电压的恒定。 优选地，所述源极电压控制电路包括
第五NMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八NMOS 晶体管、第九NMOS晶体管和第二电容；
所述第六PMOS晶体管的源极接电源，所述第六PMOS晶体管的栅极接 时钟信号，所述第二电容的正极与所述第六PMOS晶体管的漏极连接，所述 第二电容的负极与所述第九NMOS晶体管的漏极相连，所述第九NMOS晶体 管的栅极接时钟反信号，所述第九NMOS晶体管的源极接参考地，构成第二 浮置电池结构；
所述第七PMOS晶体管的源极与所述第八NMOS晶体管的漏极相连，所 述第七PMOS晶体管的漏极与所述第八NMOS晶体管的源极相连，所述第七 PMOS晶体管的栅极接时钟信号，所述第八NMOS晶体管的栅极接时钟反信 号，构成传输门结构；
所述第五NMOS晶体管的源极与所述第一电容的正极相连，所述第五 NMOS晶体管的对册极与所述第二电容的正极相连，所述第一PMOS晶体管的 衬底端与所述第五NMOS晶体管的漏极连接，在时钟高电位时将源极信号传 输至所述采样开关管的栅极。
优选地，所述比较器电路包括
第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十 三PMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管、第十六NMOS晶体管、第十七NMOS晶体管、第四电容；
所述第十PMOS晶体管的源极与所述第十一PMOS晶体管的源极接电源， 所述第十PMOS晶体管的栅极与所述第十一 PMOS晶体管的栅极短接，所述 第十PMOS晶体管的漏极与所述第十一 PMOS晶体管的漏极短接；
所述第十二 PMOS晶体管的源极与所述第十PMOS晶体管的漏极连接， 所述第十三PMOS晶体管的源极与所述第十一 PMOS晶体管的漏极连接，所 述第十二PMOS晶体管的栅极与所述第十四NMOS晶体管的栅极连接，作为 比较器的正向输入端，所述第十三PMOS晶体管的棚—及与所述第十五NMOS 晶体管的栅极连接，作为比较器的反向输入端；
所述第十二 PMOS晶体管的漏极与所述第十四NMOS晶体管的漏;f及连 接，同时短接至所述第十PMOS晶体管的栅极与所述第十六NMOS晶体管的 栅极，为其提供偏置电压，所述第十三PMOS晶体管的漏极与所述第十五 NMOS晶体管的漏极连接，作为比较器的输出端；
所述第十四NMOS晶体管的源极接所述第十六NMOS晶体管的漏极，所 述第十五NMOS晶体管的源极接所述第十七NMOS晶体管的漏极，所述第十 六NMOS晶体管的源极与所述第十七NMOS晶体管的源极接地，所述第十六 NMOS晶体管的栅极与所述第十七NMOS晶体管的栅极短接，所述第十六 NMOS晶体管的漏极与所述第十七NMOS晶体管的漏极短接；
所述第四电容的正极与比较器输出端连接，所述第四电容的负极接地，作 为滤波电容。
优选地，还包括
第十八NMOS晶体管、第十九PMOS晶体管、第二十PMOS晶体管、第 二十一NMOS晶体管和第三电容；
所述第十八NMOS晶体管的源极与所述第十九PMOS晶体管的漏极接输 入信号，所述第十八NMOS晶体管的漏极与所述第十九PMOS晶体管的源极 接所述第一 PMOS晶体管的衬底端，所述第二十NMOS晶体管的漏极与所述 第二十一PMOS晶体管的源极接输出信号端，所述第二十PMOS晶体管的源 极与所述第二十一NMOS晶体管的漏极接所述第一PMOS晶体管的衬底端， 所述第十八NMOS晶体管的栅极与所述第二十PMOS晶体管的栅极接比较器输出信号，所述第十九PMOS晶体管的栅极与所述第二十一NMOS晶体管栅 极接比较器输出反信号，作为比较器触发开关；
所述第三电容的正极与输出端连接，所述第三电容的负极接地，作为采样 电容，对输出信号进行采样。
一种模数转换器，包括模拟采样开关，所述模拟采样开关包括
采样开关电路，所述采样开关电路包括采样开关管，所述采样开关电路用 于控制所述釆样开关管的导通状态；
比较器电路，用于比较所述采样开关管输入信号电位与输出信号电位的高 低，将高电位端作为所述采样开关管的源极。
优选地，所述采样开关电路包括
第一 PMOS晶体管、第二 PMOS晶体管和第三PMOS晶体管；
所述第一PMOS晶体管作为采样开关管，所述第一PMOS晶体管的源极 与输入信号端口相连，所述第一PMOS晶体管的漏极与输出信号端连接；
所述第二 PMOS晶体管的漏极与所述第一 PMOS晶体管的栅极连接，所 述第二 PMOS晶体管的源极与所述第三PMOS晶体管的漏极连接，所述第二 PMOS晶体管的栅极接参考地，所述第二PMOS晶体管作为恒导通管，避免 所述第三PMOS晶体管因为源漏电压高于电源电压而击穿；
所述第三PMOS晶体管的源极与电源电压连接，所述第三PMOS晶体管 的栅极与时钟控制信号连接，所述第三PMOS晶体管作为时钟控制管，控制 所述第一 PMOS晶体管的开关状态。
优选地，所述采样开关电路还包括
第 一浮置电池结构，用于时钟高电位时，降低所述釆样开关管的栅极电位。 优选地，所述第一浮置电池结构包括 第四PMOS晶体管和第一电容；
所述第四PMOS晶体管的栅极接电源，所述第四PMOS晶体管的源极接 由时钟自举电路产生的外加信号；
所述第一电容的负极接所述第二 PMOS晶体管的漏极，所述第一电容的 正极与所述第四PMOS晶体管的漏极相连，作为浮置电池。 优选地，所述采样开关电路还包括源极电压控制电路，用于将所述采样开关管的真正源极电压信号接至其栅 极，实现所述采样开关管栅源电压的恒定。
优选地，所述源极电压控制电路包括
第五NMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八NMOS 晶体管、第九NMOS晶体管和第二电容；
所述第六PMOS晶体管的源极接电源，所述第六PMOS晶体管的栅极接 时钟信号，所述第二电容的正极与所述第六PMOS晶体管的漏极连接，所述 第二电容的负极与所述第九NMOS晶体管的漏极相连，所述第九NMOS晶体 管的栅极接时钟反信号，所述第九NMOS晶体管的源极接参考地，构成第二 浮置电池结构；
所述第七PMOS晶体管的源极与所述第八NMOS晶体管的漏极相连，所 述第七PMOS晶体管的漏极与所述第八NMOS晶体管的源极相连，所述第七 PMOS晶体管的栅极接时钟信号，所述第八NMOS晶体管的栅极接时钟反信 号，构成传输门结构；
所述第五NMOS晶体管的源极与所述第一电容的正极相连，所述第五 NMOS晶体管的栅极与所述第二电容的正极相连，所述第一PMOS晶体管的 衬底端与所述第五NMOS晶体管的漏极连接，在时钟高电位时将源极信号传 输至所述采样开关管的栅极。
优选地，所述比较器电路包括
第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十 三PMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管、第十六NMOS 晶体管、第十七NMOS晶体管、第四电容；
所述第十PMOS晶体管的源极与所述第十一 PMOS晶体管的源极接电源， 所述第十PMOS晶体管的栅极与所述第十一 PMOS晶体管的栅极短接，所述 第十PMOS晶体管的漏极与所述第十一PMOS晶体管的漏极短接；
所述第十二PMOS晶体管的源极与所述第十PMOS晶体管的漏极连接， 所述第十三PMOS晶体管的源极与所述第十一 PMOS晶体管的漏极连接，所 述第十二 PMOS晶体管的栅极与所述第十四NMOS晶体管的栅极连接，作为 比较器的正向输入端，所述第十三PMOS晶体管的4册极与所述第十五NMOS晶体管的栅极连接，作为比较器的反向输入端；
所述第十二 PMOS晶体管的漏极与所述第十四NMOS晶体管的漏极连 接，同时短接至所述第十PMOS晶体管的栅极与所述第十六NMOS晶体管的 栅极，为其提供偏置电压，所述第十三PMOS晶体管的漏极与所述第十五 NMOS晶体管的漏极连接，作为比较器的输出端；
所述第十四NMOS晶体管的源极接所述第十六NMOS晶体管的漏极，所 述第十五NMOS晶体管的源极接所述第十七NMOS晶体管的漏极，所述第十 六NMOS晶体管的源极与所述第十七NMOS晶体管的源极接地，所述第十六 NMOS晶体管的栅极与所述第十七NMOS晶体管的栅极短接，所述第十六 NMOS晶体管的漏极与所述第十七NMOS晶体管的漏极短接；
所述第四电容的正极与比较器输出端连接，所述第四电容的负极接地，作 为滤波电容。
优选地，还包括
第十八NMOS晶体管、第十九PMOS晶体管、第二十PMOS晶体管、第 二十一NMOS晶体管和第三电容；
所述第十八NMOS晶体管的源极与所述第十九PMOS晶体管的漏极接输 入信号，所述第十八NMOS晶体管的漏极与所述第十九PMOS晶体管的源极 接所述第一 PMOS晶体管的村底端，所述第二十NMOS晶体管的漏极与所述 第二十一 PMOS晶体管的源才及接输出信号端，所述第二十PMOS晶体管的源 极与所述第二十一NMOS晶体管的漏极接所述第一PMOS晶体管的衬底端， 所述第十八NMOS晶体管的栅极与所述第二十PMOS晶体管的栅极接比较器 输出信号，所述第十九PMOS晶体管的栅极与所述第二十一NMOS晶体管栅 极接比较器输出反信号，作为比较器触发开关；
所述第三电容的正极与输出端连接，所述第三电容的负极接地，作为采样 电容，对输出信号进行采样。
本发明所述的模拟采样开关和模数转换器，利用比较器电路对采样开关管 输入信号电位与输出信号电位的高低进行比较，将其中高电位端作为采样开关 管的源极，其信号分别连接到开关管的衬底和栅极，实现了采样开关管栅源电 压与阈值电压的真正恒定，导通电阻与输入信号无关，降低了开关非线性失真，提高了模拟采样开关的线性度。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述 中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付 出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种模拟采样开关优选实施例的组成结构图； 图2为图1中所述采样开关电路10的具体电路原理图； 图3为图1中所述比较器电路20的具体电路原理图； 图4为本发明模拟采样开关优选实施例的具体电路原理图； 图5为信号关系示意图。
具体实施例方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清 楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是 全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造 性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参照图1，示出了本发明一种模拟采样开关优选实施例的组成结构图，所
述模拟釆样开关包括
采样开关电路IO、所述采样开关电路10包括采样开关管，所述采样开关
电路IO用于控制所述采样开关管的导通状态。
所述采样开关电路IO釆用栅压自举技术，用于采样开关的状态控制，所 述采样开关管的栅源电压始终等于电源电压。
比较器电路20、用于比较所述采样开关管输入信号电位与输出信号电位 的高低，将高电位端作为所述采样开关管的源极。
所述比较器电路20采用互补偏置电路结构，由PMOS差分对与NMOS 差分对叠加而成，其偏置电压根据运放内部节点提供，通过负反馈回路保持稳 定，不受工艺参数或者运算条件变化的影响。参照图2，示出了图1中所述采样开关电路10的具体电路原理图。
所述采样开关电路IO包括第一PMOS晶体管101、第二PMOS晶体管 102、第三PMOS晶体管103、第四PMOS晶体管104、第五NMOS晶体管105、 第六PMOS晶体管106、第七PMOS晶体管107、第八NMOS晶体管108、第 九NMOS晶体管109、第一电容C1、第二电容C2和第三电容C3。
其中，所述第一PMOS晶体管101的源极与输入信号端口相连，所述第 一PMOS晶体管101的漏极与输出信号端连接；所述第一PMOS晶体管101 作为采样开关管。所述第二 PMOS晶体管102的漏极与所述第一 PMOS晶体 管101的栅极连接，所述第二 PMOS晶体管102的源极与所述第三PMOS晶 体管103的漏极连接，所述第二PMOS晶体管102的栅极接参考地；所述第 二PMOS晶体管102作为恒导通管，避免所述第三PMOS晶体管103因为源 漏电压高于电源电压而击穿。所述第三PMOS晶体管103的源极与电源电压 连接，所述第三PMOS晶体管103的栅极与时钟控制信号连接，所述第三PMOS 晶体管103作为时钟控制管，控制所述第一PMOS晶体管101的开关状态。
所述第四PMOS晶体管104的栅极接电源，所述第四PMOS晶体管104 的源极接外加信号V,所述信号V由外界的时钟自举电路产生。所述第一电 容C1的负极接所述第二PMOS晶体管102的漏极，所述第一电容C1的正极 与所述第四PMOS晶体管104的漏极相连，作为浮置电池。所述第六PMOS 晶体管106的源极接电源，所述第六PMOS晶体管106的栅极接时钟信号， 所述第二电容C2的正极与所述第六PMOS晶体管106的漏极连接，所述第二 电容C2的负极与所述第九NMOS晶体管109的漏极相连，所述第九NMOS 晶体管109的栅极接时钟反信号，所述第九NMOS晶体管109的源极接参考 地，构成第二浮置电池结构；所述第七PMOS晶体管107的源极与所述第八 NMOS晶体管108的漏极相连，所述第七PMOS晶体管107的漏极与第八 NMOS晶体管108的源极连接，所述第七PMOS晶体管107的栅极接时钟信 号，所述第八NMOS晶体管108的栅极接时钟反信号，构成传输门结构(开 关结构)；所述第五NMOS晶体管105的源极与第一电容Cl正极连接，所述 第五NMOS晶体管105的栅极与第二电容C2的正极连接，所述第一 PMOS 晶体管101的衬底端与所述第五NMOS晶体管105的漏极连接，在时钟高电位时将源极信号传输至采样开关管的栅极，同时所述第三电容C3作为采样电 容采样输出信号。
所述采样开关电路IO中的第一电容C1和第二电容C2作为浮置电池，为 应付电荷分享效应，所述第一电容C1和所述第二电容C2都要求足够大，优 选值为0.5p-1.8p。同时通过缩小开关管，所述第二PMOS晶体管102，所述第 四PMOS晶体管104，所述第五NMOS晶体管105的尺寸，降低寄生电容， 但是开关管尺寸减小将直接导致导通电阻增大，开关速度降低，影响信号的采 样，因此，精度与速度的折衷也是本发明中重点考虑的。
在本发明各实施例及附图中，所述输入信号用Vin表示，输出信号用Vout 表示，时钟信号用clk表示，时钟反信号用^表示，电源用Vdd表示，比较 器输出信号用Vtri表示，比较器输出反信号用^/表示，正向输入端用Vin+ 表示，反向输入端用Vin-表示，接地用Gnd表示。
参照图3，示出了图1中所述比较器电路20的具体电路原理图。
所述比较器电路20包括第十PMOS晶体管110、第十一 PMOS晶体管111 、 第十二 PMOS晶体管112、第十三PMOS晶体管113、第十四NMOS晶体管 114、第十五NMOS晶体管115、第十六NMOS晶体管116、第十七NMOS 晶体管117和第四电容C4。
其中，所述第十PMOS晶体管IIO的源极与所述第十一PMOS晶体管111 的源极接电源，所述第十PMOS晶体管110的栅极与所述第十一 PMOS晶体 管111的栅极短接，所述第十PMOS晶体管110的漏极与第十一 PMOS晶体 管111的漏极短接；所述第十二PMOS晶体管112的源极与所述第十PMOS 晶体管110的漏极连接，所述第十三PMOS晶体管113的源^^与所述第十一 PMOS晶体管111的漏极连接，所述第十二PMOS晶体管112的4册极与第十四 NMOS晶体管114的栅极连接，作为比较器的正向输入端；所述第十三PMOS 晶体管113的栅极与所述第十五NMOS晶体管115的栅极连接，作为比较器 的反向输入端；所述第十二 PMOS晶体管112的漏极与所述第十四NMOS晶 体管114的漏极连接，同时短接至所述第十PMOS晶体管110的栅极与第十 六NMOS晶体管116的栅极，为其提供偏置；所述第十三PMOS晶体管113 的漏极与所述第十五NMOS晶体管115的漏极连接，作为比较器的输出端。所述第十四NMOS晶体管114的源极接所述第十六NMOS晶体管116的漏极， 所述第十五NMOS晶体管115的源极接所述第十七NMOS晶体管117的漏极； 所述第十六NMOS晶体管116的源极与所述第十七NMOS晶体管117的源极 接地，所述第十六NMOS晶体管116的栅极与所述第十七NMOS晶体管117 的栅极短接，所述第十六NMOS晶体管116的漏极与所述第十七NMOS晶体 管117的漏极短接。所述第四电容C4的正极与比较器输出端连接，所述第四 电容C4的负才及"I妄地，作为滤波电容。
进一步，还包括，还包括第十八NMOS晶体管118、第十九PMOS晶体 管119、第二十PMOS晶体管120、第二十一NMOS晶体管121。
所述第十八NMOS晶体管118的源极与第十九PMOS晶体管119漏极接 采样开关输入信号，所述第十八NMOS晶体管118的漏极与第十九PMOS晶 体管119源极接所述第一 PMOS晶体管101的衬底端，所述第二十NMOS晶 体管的漏极与第二十一 PMOS晶体管源极接采样开关输出信号端，所述第二 十PMOS晶体管120的源极与第二十一 NMOS晶体管121漏极接所述第一 PMOS晶体管101的衬底端；所述第十八NMOS晶体管118的栅极与第二十 PMOS晶体管120栅极接比较器输出信号，所述第十九PMOS晶体管119的 栅极与第二十一NMOS晶体管121栅极接比较器输出反信号，作为比较器触 发开关。
参照图4，示出了本发明模拟采样开关优选实施例的具体电路原理图。所 述模拟采样开关的具体组成及电路连接在图2、图3中已经进行了详细的描述， 在此不再重复，参照图4及对图2、图3的描述即可。
参照图5，本发明利用高速比较器电路20对采样输入与输出信号进行比 较，将其中高电位端作为釆样开关管的源极，其信号分别连接到开关管的衬底 和栅极，实现了采样开关管栅源电压与阈值电压的真正恒定，导通电阻与输入 信号无关。当时钟信号为低电平时，所述第二 PMOS晶体与所述第三PMOS 晶体管103导通，将所述第一 PMOS釆样管栅压拉到乙，此时采样开关管截 止，电路处于保持状态。与此同时，所述第四PMOS晶体管104的源极电压
自举至2乙使得所述第四PMOS晶体管104导通，所述第十一 PMOS晶体管 111与所述第十三PMOS晶体管113亦开启，所述第一电容C1和所述第二电容C2均充电到匕，作为浮置电池。此刻，虽然所述第五NMOS晶体管105 的栅压被充电至^，但2^的源极电压使其处于截止。当时钟信号跳变到高电 位，所述第二 PMOS晶体管102和所述第三PMOS晶体管103关断，由所述 第七PMOS晶体管107与所述第八NMOS晶体管108构成的传输门打开，所
述第五NMOS晶体管105的栅压从^充至^+、，真正的源极电压通过所述 第五NMOS晶体管105传送到采样开关管栅极，使开关管的栅极电压能够始
终以低于源极电压一个乙的形式跟踪变化，此时所述第一PMOS晶体管101 导通，所述第三电容C3采样输出信号。比较器在此处的主要作用是比较此刻 输入信号与前一时刻输出信号的大小，将信号电位较高一端作为采样开关管真 正源极，同时触发由所述第十八NMOS晶体管118与所述第十九PMOS晶体 管119或所述第二十PMOS晶体管120与所述第二十一NMOS晶体管121组 成的传输门，将真正源极的电压传输至采样管栅极与衬底端，实现釆样开关管
过驱动电压和阈值电压的恒定。具体实现过程如下，若、〉^"',则^=^", ^ = r, ~=^， ~=^。若^,>^,则^-乙,，^-乙,-^， ~=^，
~=^。。此时导通电阻&"与输入信号变化无关，如下式
其中，^"表示导通电阻，"p表示空穴迁移率，d表示栅氧化层厚度，7
表示晶体管的宽长比，^表示源电压，^表示栅电压， 表示栅源电压，^表 示阈值电压。
本发明利用比较器电路对采样开关管输入信号电位与输出信号电位的高 低进行比较，将其中高电位端作为采样开关管的源极，其信号分别连接到开关 管的衬底和4册极，实现了釆样开关管栅源电压与阈值电压的真正恒定，导通电 阻与输入信号无关，降低了开关非线性失真，提高了模拟采样开关的线性度。
本发明实施例还公开了 一种模数转换器，所述模数转换器包括模拟釆样开 关，所述模拟采样开关包括
采样开关电路，所述采样开关电路包括采样开关管，所述釆样开关电路用 于控制所述采样开关管的导通状态；比较器电路，用于比较所述采样开关管输入信号电位与输出信号电位的高 低，将高电位端作为所述采样开关管的源极。
所述模拟采样开关的具体电路原理图及所述模拟釆样开关的工作过程和 工作原理在前面已经进行了详细描述，为了篇幅考虑，在此不再赘述。参照图
1、图2、图3、图4中相应部分的描述即可。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发 明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发 明的保护范围之内。
权利要求
1.一种模拟采样开关，其特征在于，包括采样开关电路，所述采样开关电路包括采样开关管，所述采样开关电路用于控制所述采样开关管的导通状态；比较器电路，用于比较所述采样开关管输入信号电位与输出信号电位的高低，将高电位端作为所述采样开关管的源极。
2. 根据权利要求1所述的模拟采样开关，其特征在于，所述采样开关电 路包括第一 PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管；所述第一 PMOS晶体管作为采样开关管，所述第一 PMOS晶体管的源招^ 与输入信号端口相连，所述第一PMOS晶体管的漏极与输出信号端连接；所述第二 PMOS晶体管的漏极与所述第一 PMOS晶体管的栅极连接，所 述第二 PMOS晶体管的源极与所述第三PMOS晶体管的漏极连接，所述第二 PMOS晶体管的栅极接参考地，所述第二 PMOS晶体管作为恒导通管，避免 所述第三PMOS晶体管因为源漏电压高于电源电压而击穿；所述第三PMOS晶体管的源极与电源电压连接，所述第三PMOS晶体管 的栅极与时钟控制信号连接，所述第三PMOS晶体管作为时钟控制管，控制 所述第一PMOS晶体管的开关状态。
3. 根据权利要求2所述的模拟采样开关，其特征在于，所述采样开关电 路还包括第一浮置电池结构，用于时钟高电位时，降低所述采样开关管的栅极电位。
4. 根据权利要求3所述的模拟采样开关，其特征在于，所述第一浮置电 池结构包括第四PMOS晶体管和第一电容；所述第四PMOS晶体管的栅极接电源，所述第四PMOS晶体管的源极接 由时钟自举电路产生的外加信号；所述第一电容的负极接所述第二 PMOS晶体管的漏极，所述第一电容的 正极与所述第四PMOS晶体管的漏极相连，作为浮置电池。
5. 根据权利要求4所述的模拟采样开关，其特征在于，所述采样开关电 路还包括源极电压控制电路，用于将所述采样开关管的真正源极电压信号接至其栅 极，实现所述采样开关管栅源电压的恒定。
6. 根据权利要求5所述的模拟采样开关，其特征在于，所述源极电压控 制电if各包i舌第五NMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八NMOS 晶体管、第九NMOS晶体管和第二电容；所述第六PMOS晶体管的源极接电源，所述第六PMOS晶体管的栅极接 时钟信号，所述第二电容的正极与所述第六PMOS晶体管的漏极连接，所述 第二电容的负极与所述第九NMOS晶体管的漏极相连，所述第九NMOS晶体 管的栅极接时钟反信号，所述第九NMOS晶体管的源极接参考地，构成第二 浮置电池结构；所述第七PMOS晶体管的源极与所述第八NMOS晶体管的漏极相连，所 述第七PMOS晶体管的漏极与所述第八NMOS晶体管的源极相连，所述第七 PMOS晶体管的栅极接时钟信号，所述第八NMOS晶体管的栅极接时钟反信 号，构成传输门结构；所述第五NMOS晶体管的源极与所述第一电容的正极相连，所述第五 NMOS晶体管的栅极与所述第二电容的正极相连，所述第一PMOS晶体管的 衬底端与所述第五NMOS晶体管的漏极连接，在时钟高电位时将源极信号传 输至所述采样开关管的^^及。
7. 根据权利要求1至6任一项所述的模拟采样开关，其特征在于，所述 比较器电路包括第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十 三PMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管、第十六NMOS 晶体管、第十七NMOS晶体管、第四电容；所述第十PMOS晶体管的源极与所述第十一PMOS晶体管的源极接电源， 所述第十PMOS晶体管的栅极与所述第十一 PMOS晶体管的栅极短接，所述 第十PMOS晶体管的漏极与所述第十一PMOS晶体管的漏极短接；所述第十二 PMOS晶体管的源极与所述第十PMOS晶体管的漏极连接， 所述第十三PMOS晶体管的源极与所述第十一 PMOS晶体管的漏极连接，所 述第十二PMOS晶体管的栅极与所述第十四NMOS晶体管的栅极连接，作为 比较器的正向输入端，所述第十三PMOS晶体管的栅极与所述第十五NMOS 晶体管的栅极连接，作为比较器的反向输入端；所述第十二 PMOS晶体管的漏极与所述第十四NMOS晶体管的漏极连 接，同时短接至所述第十PMOS晶体管的栅极与所述第十六NMOS晶体管的 栅极，为其提供偏置电压，所述第十三PMOS晶体管的漏极与所述第十五 NMOS晶体管的漏极连接，作为比较器的输出端；所述第十四NMOS晶体管的源极接所述第十六NMOS晶体管的漏极，所 述第十五NMOS晶体管的源极接所述第十七NMOS晶体管的漏极，所述第十 六NMOS晶体管的源极与所述第十七NMOS晶体管的源极接地，所述第十六 NMOS晶体管的栅极与所述第十七NMOS晶体管的栅极短接，所述第十六 NMOS晶体管的漏极与所述第十七NMOS晶体管的漏极短接；所述第四电容的正极与比较器输出端连接，所述第四电容的负极接地，作 为滤波电容。
8.根据权利要求7所述的模拟釆样开关，其特征在于，还包括第十八NMOS晶体管、第十九PMOS晶体管、第二十PMOS晶体管、第 二十一NMOS晶体管和第三电容；所述第十八NMOS晶体管的源极与所述第十九PMOS晶体管的漏极接输 入信号，所述第十八NMOS晶体管的漏极与所述第十九PMOS晶体管的源极 接所述第一 PMOS晶体管的衬底端，所述第二十NMOS晶体管的漏极与所述 第二十一 PMOS晶体管的源极接输出信号端，所述第二十PMOS晶体管的源 极与所述第二十一NMOS晶体管的漏极接所述第一PMOS晶体管的衬底端， 所述第十八NMOS晶体管的栅极与所述第二十PMOS晶体管的栅极接比较器 输出信号，所述第十九PMOS晶体管的栅极与所述第二十一NMOS晶体管栅 极接比较器输出反信号，作为比较器触发开关；所述第三电容的正极与输出端连接，所述第三电容的负极接地，作为采样 电容，对输出信号进行采样。
9. 一种模数转换器，其特征在于，包括模拟采样开关，所述模拟采样开 关包括采样开关电路，所述采样开关电路包括采样开关管，所述采样开关电路用 于控制所述采样开关管的导通状态；比较器电路，用于比较所述采样开关管输入信号电位与输出信号电位的高 低，将高电位端作为所述采样开关管的源极。
10. 根据权利要求9所述的模数转换器，其特征在于，所述采样开关电路 包括第一 PMOS晶体管、第二 PMOS晶体管和第三PMOS晶体管；所述第一 PMOS晶体管作为采样开关管，所述第一 PMOS晶体管的源极 与输入信号端口相连，所述第一PMOS晶体管的漏极与输出信号端连接；所述第二 PMOS晶体管的漏极与所述第一 PMOS晶体管的栅极连接，所 述第二 PMOS晶体管的源极与所述第三PMOS晶体管的漏极连接，所述第二 PMOS晶体管的栅极接参考地，所述第二 PMOS晶体管作为恒导通管，避免 所述第三PMOS晶体管因为源漏电压高于电源电压而击穿；所述第三PMOS晶体管的源极与电源电压连接，所述第三PMOS晶体管 的栅极与时钟控制信号连接，所述第三PMOS晶体管作为时钟控制管，控制 所述第一PMOS晶体管的开关状态。
11. 根据权利要求10所述的模数转换器，其特征在于，所述采样开关电 路还包括第 一浮置电池结构，用于时钟高电位时，降低所述采样开关管的棚-极电位。
12. 根据权利要求11所述的模数转换器，其特征在于，所述第一浮置电 池结构包括第四PMOS晶体管和第一电容；所迷第四PMOS晶体管的栅极接电源，所述第四PMOS晶体管的源极接 由时钟自举电路产生的外加信号；所述第一电容的负极接所述第二 PMOS晶体管的漏极，所述第一电容的 正极与所述第四PMOS晶体管的漏极相连，作为浮置电池。
13. 根据权利要求12所述的模数转换器，其特征在于，所述采样开关电路还包括源极电压控制电路，用于将所述采样开关管的真正源极电压信号接至其栅 极，实现所述采样开关管栅源电压的恒定。
14. 根据权利要求13所述的模数转换器，其特征在于，所述源极电压控 制电路包4舌第五NMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八NMOS 晶体管、第九NMOS晶体管和第二电容；所述第六PMOS晶体管的源极接电源，所述第六PMOS晶体管的栅极接 时钟信号，所述第二电容的正极与所述第六PMOS晶体管的漏极连接，所述 第二电容的负极与所述第九NMOS晶体管的漏极相连，所述第九NMOS晶体 管的栅极接时钟反信号，所述第九NMOS晶体管的源极接参考地，构成第二 浮置电池结构；所述第七PMOS晶体管的源极与所述第八NMOS晶体管的漏极相连，所 述第七PMOS晶体管的漏极与所述第八NMOS晶体管的源极相连，所述第七 PMOS晶体管的栅极接时钟信号，所述第八NMOS晶体管的栅极接时钟反信 号，构成传输门结构；所述第五NMOS晶体管的源极与所述第一电容的正极相连，所述第五 NMOS晶体管的栅极与所述第二电容的正极相连，所述第一PMOS晶体管的 衬底端与所述第五NMOS晶体管的漏极连接，在时钟高电位时将源极信号传 输至所述釆样开关管的栅极。
15. 根据权利要求9至14任一项所述的模数转换器，其特征在于，所述 比较器电路包括第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十 三PMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管、第十六NMOS 晶体管、第十七NMOS晶体管、第四电容；所述第十PMOS晶体管的源极与所述第十一PMOS晶体管的源极接电源， 所述第十PMOS晶体管的栅极与所述第十一 PMOS晶体管的栅极短接，所述 第十PMOS晶体管的漏极与所述第十一 PMOS晶体管的漏极短接；所述第十二PMOS晶体管的源极与所述第十PMOS晶体管的漏极连冲妄，所述第十三PMOS晶体管的源极与所述第H"— PMOS晶体管的漏极连接，所 述第十二 PMOS晶体管的栅极与所述第十四NMOS晶体管的栅极连接，作为 比较器的正向输入端，所述第十三PMOS晶体管的栅极与所述第十五NMOS 晶体管的栅极连接，作为比较器的反向输入端；所述第十二 PMOS晶体管的漏极与所述第十四NMOS晶体管的漏极连 接，同时短接至所述第十PMOS晶体管的栅极与所述第十六NMOS晶体管的 栅极，为其提供偏置电压，所述第十三PMOS晶体管的漏极与所述第十五 NMOS晶体管的漏极连接，作为比较器的输出端；所述第十四NMOS晶体管的源极接所述第十六NMOS晶体管的漏极，所 述第十五NMOS晶体管的源极接所述第十七NMOS晶体管的漏极，所述第十 六NMOS晶体管的源极与所述第十七NMOS晶体管的源极接地，所述第十六 NMOS晶体管的栅极与所述第十七NMOS晶体管的栅极短接，所述第十六 NMOS晶体管的漏极与所述第十七NMOS晶体管的漏极短接；所述第四电容的正极与比较器输出端连接，所述第四电容的负极接地，作 为滤波电容。
16.根据权利要求15所述的模数转换器，其特征在于，还包括第十八NMOS晶体管、第十九PMOS晶体管、第二十PMOS晶体管、第 二十一NMOS晶体管和第三电容；所述第十八NMOS晶体管的源极与所述第十九PMOS晶体管的漏极接输 入信号，所述第十八NMOS晶体管的漏极与所述第十九PMOS晶体管的源极 接所述第一PMOS晶体管的衬底端，所述第二十NMOS晶体管的漏极与所述 第二十一PMOS晶体管的源极接输出信号端，所述第二十PMOS晶体管的源 极与所述第二十一NMOS晶体管的漏极接所述第一PMOS晶体管的衬底端， 所述第十八NMOS晶体管的栅极与所述第二十PMOS晶体管的栅极接比较器 输出信号，所述第十九PMOS晶体管的栅极与所述第二十一NMOS晶体管栅 极接比较器输出反信号，作为比较器触发开关；所述第三电容的正极与输出端连接，所述第三电容的负极接地，作为釆样 电容，对输出信号进行采样。
全文摘要
本发明公开了一种模拟采样开关以及采用所述模拟采样开关的模数转换器，所述模拟采样开关包括采样开关电路，所述采样开关电路包括采样开关管，所述采样开关电路用于控制所述采样开关管的导通状态；比较器电路，用于比较所述采样开关管输入信号电位与输出信号电位的高低，将高电位端作为所述采样开关管的源极。本发明的模拟采样开关及模数转换器，能够跟踪开关管的源极，消除了开关导通电阻与输入信号的非线性关系，提高了整个采样开关的线性度，满足高速、高精度的采样保持电路的需要。
文档编号H03M1/06GK101562453SQ20081022739
公开日2009年10月21日 申请日期2008年11月27日 优先权日2008年11月27日
发明者朱樟明, 李娅妮, 杨银堂, 钱利波 申请人:西安电子科技大学