专利名称：基于双对角准循环移位低密度校验码的校验位生成器的制作方法
技术领域：
本发明属于通信领域，涉及编码技术，具体地说是一种可实现快速编码的LDPC码 编码器的部件。
背景技术：
在现代数字通信系统中，为保证各种数据能够可靠、有效地传输，往往要利用纠错 编码技术。近年来，随着无线数字通信的发展及各种高速率数据业务的出现，研究并利 用纠错编码技术就显得越来越重要。
理论研究表明低密度校验码LDPC长码的性能超过Turbo码，已接近香农限，同时 具有线性译码复杂度，适用于高速数据传输。LDPC码从理论研究逐渐步入实际应用的发 展过程中，LDPC码的编码复杂度及其造成的编码时延，成为制约LDPC码在高速数据业 务中应用的一个关键因素。
在现有LDPC码的编码过程中，如果直接采用信息比特与生成矩阵相乘的方法，则 编码复杂度为o(w2)，这种复杂度在中长码时，会造成很大的编码时延。目前通常有两种 解决方法， 一种是采用具有下三角结构的稀疏校验矩阵直接编码，其复杂度为o(w);另 一种是采用具有准循环特性的LDPC码，即其校验矩阵由0阵和单位阵的循环移位矩阵 构成，该类LDPC码的生成矩阵和校验矩阵的代数结构特性有利于采用大规模集成电路 实现编译码器，从而提高编码效率。
IEEE.802.16e标准中的LDPC码就选用了具有准循环特性的结构，且给出了三种编 码方法串行编码、并行编码和小矩阵相乘编码。串行编码方案的结构比较简单，但是 编码效率比较低，很难应用于高速数据传输系统中；全并行编码方案可以有效提高编码 速度，但是硬件复杂度高，占用存储空间大，实现比较困难；小矩阵相乘的并行编码方
案，可有效的提高编码速度，在分解的矩阵块比较小时，实现复杂度比较低，但其编码 复杂度仍随矩阵阶数的增加呈指数增长，且对分块大小和码长都有一定的限制。
综上，巳有编码器均存在复杂度高，编码时延大的问题。
发明内容
本发明的目的是提供一种基于双对角准循环移位低密度校验码的校验位生成器，以 解决上述编码器复杂度高，编码时延大的问题，实现快速编码。
为实现上述目的，本发明提供的校验位生成器包括预编码比特存储单元，用于存储预编码比特数据，它设有一个状态选择端口、 一个
预编码比特输入端口和一个数据输出端口；
校验位生成单元，用于产生低密度校验码的校验比特，它设有一个数据输入端口和
一个校验比特输出端口；
该预编码比特存储单元的输出数据传输到校验位生成单元的数据输入端口。
上述校验位生成器，其中所述的预编码比特存储单元由一个前端模二加法器S'和 m + l个长度为z的并联双态移位寄存器连接组成，该前端模二加法器S'设有一个输出端 口和m个输入端口，每个双态移位寄存器设有一个状态选择输入端口、 一个预编码比特 输入端口和一个数据输出端口， w〉l, z>l。
上述校验位生成器，其中所述的每个双态移位寄存器由一个二选一选择器和z个D 触发器依次连接构成，第0个双态移位寄存器中的二选一选择器的第一数据输入端口 1 与前端模二加法器s:'的数据输出端口相连，第1个双态移位寄存器至第/n个双态移位寄 存器中的二选一选择器的第一数据输入端口 1与前端模二加法器2'中相对应的数据输入 端口相连，每个二选一选择器的第二数据输入端口 2与其对应的双态移位寄存器中的第0 个D触发器相连，每个二选一选择器的输出端口与其对应的双态移位寄存器中的第z-l 个D触发器相连，z>l。
上述校验位生成器，其中所述的校验位生成单元由m-l个后端模二.加法器2:组成， 每个后端模二加法器S设有一个校验比特输出端口和w个数据输入端口，n的取值与低密
度校验码的校验矩阵中对应行的第A: + l列至第;t + w列的非负值个数相等，m>l。
上述校验位生成器，其中所述的校验比特输出端由第0个双态移位寄存器中的第0 个D触发器输出的校验比特和w -1个后端模二加法器S输出的校验比特构成。
上述校验位生成器，其中所述的预编码比特存储单元的输出数据传输到校验位生成 单元的数据输入端口，是根据校验矩阵中第A + l列至第yfc + w列的非负值的大小和位置， 将m + l个双态移位寄存器中的D触发器与w-l个后端模二加法器2:按照由上至下和由 下至上的双向递推关系传输。
本发明由于采用预编码存储单元和校验位生成单元来产生校验比特，因而降低了编 码时延；同时由于预编码存储单元采用了双态移位寄存器，因而与传统编码器采用的桶 形移位寄存器相比，具有更低的编码复杂度；此外由于在校验位生成器中，双态移位寄 存器和后端模二加法器之间采用了由上至下和由下至上的双向递推连接关系，可进一步 提高编码器的吞吐量。
图1是本发明的原理框图； 图2是本发明的结构示意图3是本发明针对码长2304，码率为1/2的LDPC码的实施例电路图。
具体实施例方式
参照图1,本发明的校验位生成器主要由预编码比特存储单元和校验位生成单元组 成，其中预编码存储单元用于存储预编码比特数据，它设有一个状态选择端口、 一个预 编码比特输入端口和一个数据输出端口；校验位生成单元用于产生低密度校验码的校验 比特，它设有一个数据输入端口和一个校验比特输出端口。该预编码比特存储单元的数 据输出端口与校验位生成单元的数据输入端口相连，校验位生成单元的校验比特输出端 口作为整个校验位生成器的校验比特输出端口。
参照图2，所述的预编码存储单元由一个前端模二加法器2T和m + l个长度为z的并 联双态移位寄存器连接组成，每个双态移位寄存器由一个二选一选择器和z个D触发器 依次连接构成。每个二选一选择器设有第一数据端口 1、第二数据端口2、状态选择端口 3和数据输出端口 4。每个二选一选择器的第二数据输入端口 2与其对应的双态移位寄存 器中的第0个D触发器相连，每个二选一选择器的数据输出端口 4与其对应的双态移位 寄存器中的第z-l个D触发器相连。所述前端模二加法器i:'设有一个输出端口和附个数 据输入端口，该输出端口与第0个双态移位寄存器中的二选一选择器的第一数据输入端 口 1相连，该m个数据输入端口分别与第1个双态移位寄存器至第m个双态移位寄存器 中的二选一选择器的第一数据输入端口 l对应连接，w>l， z>l。
所述的校验位生成单元由附-1个后端模二加法器s:组成，每个后端模二加法器2设 有一个校验比特输出端口和w个数据输入端口 ，"的取值与低密度校验码的校验矩阵中对 应行的第A + l列至第"w列的非负值个数相等，m>l。该校验位生成单元中的校验比特 输出端由第0个双态移位寄存器中的第0个D触发器输出的校验比特和m -1个后端模二 加法器S输出的校验比特构成。
上述预编码存储单元与校验位生成单元的传输关系为根据校验矩阵中第;t+1列至
第6 + m列的非负值的大小和位置，将m +1个双态移位寄存器中的D触发器与m -1个后 端模二加法器S按照由上至下和由下至上的双向递推关系传输，具体关系如下
(A)由上至下的传输关系。第0个双态移位寄存器中的第/个D触发器和第l个双 态移位寄存器中的第0个D触发器各引出一条输出线，这两条输出线均与第1个后端模 二加法器S,进行连接；第2个双态移位寄存器中的第0个D触发器和第1个后端模二加法器^各引出一条输出线，这两条输出线分别与第2个后端模二加法器5:2连接，依次类
推，当附为偶数时，从第m/2个双态移位寄存器中的第0个D触发器和第(/w/2)-l个后 端模二加法器2:(^)—,各引出一条输出线，这两条输出线分别与第/n/2个后端模二加法器 5:^连接，当m为奇数时，从第(m + l)/2个双态移位寄存器中的第0个D触发器和第 《m + l)/2)-l个后端模二加法器S^+^H各引出一条输出线，这两条输出线分别与第 (附+1)/2个后端模二加法器2() +1)/2连接。
(B)由下至上的传输关系。第0个双态移位寄存器中的第/个D触发器和第m个双 态移位寄存器中的第O个D触发器各引出一条输出线，这两条输出线分别与第w-l个后 端模二加法器^—，连接，第m-l个双态移位寄存器中的第0个D触发器和第m-l个后 端模二加法器S^各引出一条输出线，这两条输出线分别与第w-2个后端模二加法器 ^_2连接，依次类推，当w为偶数时，从第(附/2) + 2个双态移位寄存器中的第0个D触 发器和第(附/2)+2个后端模二加法器2(( /2)+2各引出一条输出线，这两条输出线分别与第 (w/2)+l个后端模二加法器i:—")+,连接，当w为奇数时，从第《m + l)/2)+2个双态移位 寄存器中的第0个D触发器和第((m +1)/2) + 2个后端模二加法器S((m+1)/2)+2各引出一条输 出线，这两条输出线分别与第(附+1)/2 +1个后端模二加法器2(() +1)/2)+1连接。
参照图3，本发明给出了 IEEE 802.16e中码长为2304，码率为1/2的LDPC码的校 验位生成器的电路结构，该LDPC码的校验矩阵如表1所示，该校验矩阵有女=12行， 炎+附=24歹!]，附=12为偶数。
表1.正EE 802.16e中码长为2304，码率为1/2的LDPC码校验矩阵
-19473-1—1-1-1—15583—1-170一l-1—1—1—1—1一l—1_1 _1、
-127-1-1—122799-1—1-112一l00-1-1-1-1—1-1-1—1 -1
-l—1-1242281-133—1-1-10一l_100-1-1—1-1—1-1—1 -1
61—147—1-1-1-1-16525-1一l-1一l-100—1—1—1_1-1—1 -1
-1-139一l-1-184—1—14172-1—1—1—1—100—1—1_1-1-1 -1
-1-1—1-14640—182一l-1—1790-1—1—1-100—1一l_1-1 -1
-l—19553-1-1—1—1—11418—1—1—1-1—1—1—100—1—1—1 -1
-11173—1—1—12一l—147-1-1-1-1一l一l-1-1—100-1—1 —1
12—1-1—18324-143-1-1—151—1-1-1-1—1一l-1-100一l -1
-1-1-1-1—194-159一l.—17072—1一l一l_1-1—1-1-1_100 -1
-1-1765一l-1-1—13949-1—1-1-1-1-1-1一l-1—1-1-10 0
、43-1一l-1一l66-141-1-1-1267-1-1-1一l-1—1一l-1—1—i o)
本实施例中，利用表1所示LDPC码校验矩阵的第/t + l-13列至第24列构成校验位 生成器电路结构，其中该校验矩阵的第13列有3个非负值，这些非负值的取值分别为7、 0和7，依次位于校验矩阵的第1、 6和12行。该LDPC码校验矩阵的第^ + 2 = 14至第 A +附-24歹ij中，每列有两个O，且第A + 2列的两个0分别位于第1和第2行，/fc + 3列的两个0分别位于第2和第3行，依次类推，k+m=24列的两个0分别位于第m-1 = 11
和第m=12行。
校验位生成器由一个预编码存储单元和一个校验位生成单元组成，该预编码存储单 元由一个前端模二加法器S'和m + l-13个长度为z=96的双态移位寄存器组成，每个双态 移位寄存器由一个二选一选择器和96个D触发器依次连接构成；该校验位生成单元由 m-l-ll个后端模二加法器S组成，用于产生校验比特。
从预编码存储单元的预编码比特输入端口输入12个预编码比特，这些预编码比特并 行送入前端模二加法器S'进行模二运算，该模二运算结果送入第0个双态移位寄存器中 的第95个D触发器。同时上述w-12个预编码比特并行送入对应的双态移位寄存器的第 95个D触发器中，即第/个预编码比特送入第f个双态移位寄存器中的第95个D触发器， i= 1，2,..，12。
从预编码存储单元的第0个双态移位寄存器中的第0个D触发器和校验位生成单元 中的11个后端模二加法其各引出一条输出线，这些输出线的输出构成整个校验位生成器 的12个校验位比特输出。
上述13个双态移位寄存器中的D触发器与第1个后端模二加法器S,至第11个后端 模二加法器Su ，根据校验矩阵中第13列至第24列的非负值的大小和位置，按照m取值 为偶数时的由上至下和由下至上双向递推关系进行连接，即由上至下的关系为第1个 双态移位寄存器中的第7个D触发器和第0个D触发器各引出一条输出线，这两条输出 线分别与第1个后端模二加法器^连接；第2个双态移位寄存器中的第0个D触发器和 第1个后端模二加法器S,各引出一条输出线，这两条输出线分别与第2个后端模二加法 器22连接;第3个双态移位寄存器的第0个D触发器和第2个后端模二加法器1:2各引出 一条输出线，这两条输出线分别与第3个后端模二加法器23连接；第4个双态移位寄存 器中的第0个D触发器和第3个后端模二加法器23各引出一条输出线，这两条输出线分 别与第4个后端模二加法器；连接；第5个双态移位寄存器中的第0个D触发器和第4 个后端模二加法器S,各引出一条输出线，这两条输出线分别与第5个后端模二加法器^ 连接；第6个双态移位寄存器中的第0个D触发器、第0个双态移位寄存器中的第0个 D触发器和第5个后端模二加法器25各引出一条输出线，这三条输出线分别与第6个模 二加法器26相连。由下至上的关系为第0个双态移位寄存器的第7个D触发器和第12 个双态移位寄存器中的第0个D触发器各引出一条输出线，这两条输出线分别与第11 个后端模二加法器Su连接；第11个双态移位寄存器中的第0个D触发器和第11个后端 模二加法器Su各引出一条输出线，这两条输出线分别与第10个后端模二加法器A。连接;第10个双态移位寄存器中的第0个D触发器和第10个后端模二加法器2,。各引出一条输 出线，这两条输出线分别与第9个后端模二加法器29连接；第9个双态移位寄存器中的 第0个D触发器和第9个后端模二加法器；各引出一条输出线，这两条输出线分别与第 8个后端模二加法器；连接；第8个双态移位寄存器中的第0个D触发器和第8个后端 模二加法器5:8各引出一条输出线，这两条输出线与第7个后端模二加法器2:7连接。
上述校验位生成器有两个工作状态，即存储状态和运算状态，该校验位生成器的工 作原理如下-
校验位生成器开始工作时处于存储状态，即预编码存储单元中的双态移位寄存器为 算术移位状态，第1个双态移位寄存器至第12个双态移位寄存器中的第95个D触发器 依次存储由预编码输入端口输入的12bit的预编码数据。经过96个时钟后，校验位生成 器中的m-12个双态移位寄存器中就存储了wxz-12x96个数据，此时校验位生成器转 为运算状态，与编码存储单元中的^=12个双态移位寄存器处于循环移位状态，并按照 上述w + l-13个双态移位寄存器的输出与11个后端模二加法器之间的连接关系，对13 个双态移位寄存器的循环移位输出数据进行模二和运算，得到LDPC码的校验位。经过 96个时钟周期，预编码存储单元中的13个双态移位寄存器回到初始状态，同时产生了所 有m x z = 12 x 96个校验比特。上述存储状态和运算状态交替出现，
权利要求
1.一种基于准循环移位低密度校验码的校验位生成器，包括预编码比特存储单元，用于存储预编码比特数据，它设有一个状态选择端口、一个预编码比特输入端口和一个数据输出端口；校验位生成单元，用于产生低密度校验码的校验比特，它设有一个数据输入端口和一个校验比特输出端口；该预编码比特存储单元的输出数据传输到校验位生成单元的数据输入端口。
2. 根据权利要求1所述的校验位生成器，其特征在于所述的预编码 比特存储单元由一个前端模二加法器2'和/W+l个长度为Z的并联双态移位 寄存器连接组成，该前端模二加法器S'设有一个输出端口和W个输入端 口，每个双态移位寄存器设有一个状态选择输入端口、 一个预编码比特输 入端口和一个数据输出端口， m>l， Z>1。
3. 根据权利要求2所述的校验位生成器，其特征在于所述的每个双 态移位寄存器由一个二选一选择器和z个D触发器依次连接构成，第0个双态移位寄存器中的二选一选择器的第一数据输入端口 (1)与前端模二加法器S'的数据输出端口相连，第l个双态移位寄存器至第m个双态移位 寄存器中的二选一选择器的第一数据输入端口 (1)与前端模二加法器i:' 中相对应的数据输入端口相连，每个二选一选择器的第二数据输入端口 (2)与其对应的双态移位寄存器中的第0个D触发器相连，每个二选一 选择器的输出端口与其对应的双态移位寄存器中的第z-l个D触发器相连，Z>lo
4. 根据权利要求1所述的校验位生成器，其特征在于所述的校验位 生成单元由m-l个后端模二.加法器2组成，每个后端模二加法器S设有一 个校验比特输出端口和n个数据输入端口， n的取值与低密度校验码的校 验矩阵中对应行的第壯l列至第A+附列的非负值个数相等，A>1，附>1。
5. 根据权利要求1所述的校验位生成器，其特征在于所述的校验比特 输出端由第0个双态移位寄存器中的第0个D触发器输出的校验比特和 m -1个后端模二加法器2输出的校验比特构成。
6.根据权利要求1所述的校验位生成器，其特征在于所述的预编码 比特存储单元的输出数据传输到校验位生成单元的数据输入端口，是根据 校验矩阵中第^ + 1列至第^ + / 列的非负值的大小和位置，将m + l个双态 移位寄存器中的D触发器与/ -1个后端模二加法器S按照由上至下和由下 至上的双向递推关系传输。
7. 根据权利要求6所述的校验位生成器，其特征在于所述的校验位 生成器中双态移位寄存器中的D触发器与m-l个后端模二加法器S由上 至下的传输关系为，第0个双态移位寄存器中的第/个D触发器和第1个 双态移位寄存器中的第O个D触发器各引出一条输出线，这两条输出线均 与第1个后端模二加法器S,进行连接；第2个双态移位寄存器中的第0个 D触发器和第l个后端模二加法器^各引出一条输出线，这两条输出线均 与第2个后端模二加法器22连接，依次类推，当w为偶数时，从第附/2个 双态移位寄存器中的第0个D触发器和第(w/2)-l个后端模二加法器 S(^一各引出一条输出线，这两条输出线分别与第m/2个后端模二加法器 S^连接，当/w为奇数时，从第(m + l)/2个双态移位寄存器中的第0个D 触发器和第((m +1)/2) -1个后端模二加法器2(—,^各引出 一条输出线， 这两条输出线分别与第(m +1)/2个后端模二加法器2:—+^连接。
8. 根据权利要求6所,述的校验位生成器，其特征在于所述预编码存 储单元中的双态移位寄存器中的D触发器与m-l个后端模二加法器S之 间，由下至上的传输关系为，第0个双态移位寄存器中的第/个D触发器 和第m个双态移位寄存器中的第0个D触发器各引出一条输出线，这两条 输出线分别与第m-l个后端模二加法器S^连接，第w-l个双态移位寄 存器中的第0个D触发器和第w-l个后端模二加法器S^各引出一条输出 线，这两条输出线分别与第附-2个后端模二加法器2^—2连接，依次类推， 当/ 为偶数时，从第(附/2) + 2个双态移位寄存器中的第0个D触发器和第 (m/2) + 2个后端模二加法器S—一各引出一条输出线，这两条输出线分别 与第(w/2) + l个后端模二加法器S—,2)+,连接，当m为奇数时，从第 ((w + l)/2) + 2个双态移位寄存器中的第0个D触发器和第((m + l)/2) + 2 个后端模二加法器2(( 1+1)/2)+2各引出一条输出线，这两条输出线分别与第 (m +1)/2 +1个后端模二加法器^m+1、/2、+1连接。
全文摘要
本发明公开了一种基于双对角准循环移位低密度校验码的校验位生成器，它涉及编码器件，主要解决现有编码器复杂度高和编码时延大的问题。整个器件包括预编码存储单元和校验位生成单元，该预编码存储单元用于存储预编码数据，它包括一个前端模二加法器∑′和多个并联双态移位寄存器，每个双态移位寄存器由一个二选一选择器和多个D触发器依次连接构成；该校验位生成单元用于产生校验比特，它由m-1个后端模二加法器∑构成。该预编码存储单元的输出数据传输到校验位生成单元，通过校验位生成单元输出校验比特。本发明具有结构简单，编码效率高的优点，用于作为LDPC编码器的器件。
文档编号H03M13/00GK101409562SQ200810232398
公开日2009年4月15日 申请日期2008年11月25日 优先权日2008年11月25日
发明者岳 孙, 颖 李, 郭旭东, 卓 马 申请人:西安电子科技大学