专利名称：具有互补差分输入级的比较器的制作方法
技术领域：
本发明涉及比较器，具体而言涉及具有互补差分输入级的比较器，该
互补差分输入级例如是NMOS差分输入级和PMOS差分输入级，在下文 中称之为双输入级。
背景技术：
已经知道，在CMOS比较器的情况下提供一种具有例如NMOS和 PMOS输入级这样的双输入级的比较器，以便向比较器提供较宽的共模输 入电压范围。例如，在具有0和Vdd的电源电压的这样一种比较器中， NMOS输入级可具有从约IV到接近Vdd的共模输入电压范围，并且 PMOS输入级可具有从接近0到约Vdd-lV的共模输入电压范围，从而 (对于至少约为2V的电压Vdd)，双输入级一起可具有从接近0到接近 Vdd的共模输入电压范围，即轨到轨(rail to rail)电压范围。
在这种已知的比较器中，双输入级的输出被例如利用电流求和来以模 拟形式求和并放大，以构成整体上的模拟比较器。这种比较器可具有相对 复杂的电路并且可以构成专用于比较器功能的IC (集成电路)的全部。
在特定应用(例如功率控制)可能需要的混合信号和其他IC中，可 能希望提供具有例如接近轨到轨的较宽共模输入电压范围的一个或多个比 较器，而不涉及专用比较器电路的复杂性和管芯面积。
需要提供这样的比较器。
发明内容
根据本发明，提供了一种比较器，包括第一比较器单元，响应于第 一范围的输入电压，用于提供第一比较信号；以及第二比较器单元，响应 于第二范围的输入电压，用于提供第二比较信号，该第二范围与第一范围重叠；该比较器的特征在于一逻辑布置，其响应于第一比较信号和第二比
较信号来提供比较器输出信号，该逻辑布置响应于表示比较结果的第一变 化的第一比较信号的转变或第二比较信号的转变中首先发生的那个来提供 第一状态的比较器输出信号，并且响应于表示比较结果的第二变化的第一 比较信号的转变或第二比较信号的转变中首先发生的那个来提供第二状态 的比较器输出信号，该第二变化与该第一变化相反，该第二状态与该第一 状态相反。
例如，第一比较器单元和第二比较器单元可包括具有相反的半导体类
型的差分输入级。具体而言，在CMOS实现中，第一比较器单元可包括 NMOS晶体管差分输入级，并且第二比较器单元可包括PMOS晶体管差分 输入级。
在此情况下，例如，在正电压Vdd和0V的电源电压的情况下， NMOS晶体管差分输入级所响应的输入电压的第一范围可以是从高于0V 的电压Vn到约Vdd的范围，并且PMOS晶体管差分输入级所响应的输入 电压的第二范围可以是从约OV到低于Vdd的电压Vp， Vp大于Vn，从而 第一范围和第二范围重叠。
在比较器的一种形式中，逻辑布置可包括提供比较器的输出的锁存 器；至少一个上升沿检测器，其响应于表示所述比较结果的第一变化的第
一比较信号和第二比较信号中至少一个的转变而设置锁存器的第一状态； 以及至少一个下降沿检测器，其响应于表示所述比较结果的第二变化的第 一比较信号和第二比较信号中至少一个的转变而产生锁存器的第二状态。
在比较器的一种特定形式中，逻辑布置可包括提供比较器的输出的
锁存器；第一上升沿检测器和第二上升沿检测器，其分别响应于第一比较 信号和第二比较信号的上升沿而产生相应的输出脉冲；逻辑功能，用于响 应于来自上升沿检测器中任何一个的输出脉冲而设置锁存器的第一状态； 第一下降沿检测器和第二下降沿检测器，其分别响应于第一比较信号和第
二比较信号的下降沿而产生相应的输出脉冲；以及逻辑功能，用于响应于 来自下降沿检测器中任何一个的输出脉冲而设置锁存器的第二状态。
逻辑布置还可包括逻辑功能，用于响应于第一比较信号和第二比较
5信号两者的高电平而设置锁存器的第一状态；以及逻辑功能，用于响应于
第一 比较信号和第二比较信号两者的低电平而设置锁存器的第二状态。
从以下参考附图以示例方式给出的描述中将进一步理解本发明，在附
图中
图1示意性地示出已知的NMOS比较器单元的输入级； 图2示意性地示出已知的PMOS比较器单元的输入级； 图3是示出图1和2的比较器单元输入级的共模输入电压范围的示
图4示意性地示出根据本发明一个实施例的比较器；
图5示意性地示出图4的比较器的下降沿检测器的一种形式；并且
图6示意性地示出图1的比较器的上升沿检测器的一种形式。
具体实施例方式
参考附图，图1示出了已知的NMOS比较器单元的输入级，其包括 NMOS晶体管10至13以及PMOS晶体管14和15。晶体管10和11的源 极连接到0V电源电压轨，并且其栅极连接在一起并连接到晶体管10的漏 极，该晶体管10的漏极被提供以偏置电流Ibn，该偏置电流Ibn被晶体管 11相应地镜像。晶体管12和13的栅极分别连接到同相和反相输入INP和 INN，源极连接到晶体管11的漏极，并且漏极分别连接到晶体管14和15 的漏极。分别形成差分连接的晶体管12和13的负载的晶体管14和15的 栅极连接在一起并连接到晶体管14的漏极，源极连接到具有正电源电压 Vdd的电源电压轨。从晶体管13的漏极取得该比较器单元的输入级的输 出。
相反，图2示出了已知的PMOS比较器单元的输入级，其包括PMOS 晶体管20至23以及NMOS晶体管24和25。晶体管20和21的源极连接 到Vdd电源电压轨，并且栅极连接在一起并连接到晶体管20的漏极，从 该晶体管20的漏极中流出一偏置电流Ibp，该偏置电流Ibp被晶体管21相应地镜像。晶体管22和23的栅极分别连接到同相和反相输入INP和 INN，源极连接到晶体管21的漏极，并且漏极分别连接到晶体管24和25 的漏极。分别形成差分连接的晶体管22和23的负载的晶体管24和25的 栅极连接在一起并连接到晶体管24的漏极，源极连接到处于电压0V的零 电压轨。从晶体管23的漏极取得该比较器单元的输入级的输出。
图3示出了具有图1和2的输入级的比较器单元的重叠的共模输入电 压范围30和31。如图3所示，用于NMOS比较器单元的图1的输入级的 共模输入电压范围30是从高于0V的正电压Vn到约正电源电压Vdd，并 且用于PMOS比较器单元的图2的输入级的共模输入电压范围31是从约 OV到低于电源电压Vdd的正电压Vp。例如，在Vdd为3.0或3.3V量级的 情况下，Vn可以约为l.OV，并且Vp可以约为Vdd-l.OV。
Vn和Vp的值可以随着制造工艺、电源电压和温度变化并且随着比较 器单元的任何具体需要的响应速度而变化。例如，图1的输入级可对于低 于Vn的某个共模输入电压可产生一输出信号，但在此情况下可能提供不 合需要的缓慢响应。
图4示意性地示出根据本发明一个实施例的CMOS比较器，其包括 NMOS比较器单元40、 PMOS比较器单元41以及一逻辑布置，该逻辑布 置耦合到比较器单元40和41的输出，并且在输出线OUT上提供一比较 器输出信号。本发明的此实施例中的逻辑布置包括两个上升沿检测器42、 两个下降沿检测器43、两个NOR门44和45、以及在其Q输出处产生该 较器输出信号的置位-复位锁存器或触发器(FF) 48。图4的比较器还包括 两输入AND门46和两输入NOR门47;如下所述，这些并不是一定要提 供的，而是可被省略。门46和47及其连接在图4中用虚线示出以表明它 们是可选的。
NMOS比较器单元40具有连接到图4的比较器的同相输入IN+的同相 (+)输入，以及连接到图4的比较器的反相输入IN-的反相(-)输入。 该NMOS比较器单元40例如可具有如以上参考图1所述的输入级、分别 构成比较器单元40的同相和反相输入的输入INP和INN。
类似地，PMOS比较器单元41具有连接到图4的比较器的同相输入IN+的同相(+)输入，以及连接到图4的比较器的反相输入IN-的反相(-)输入。该PMOS比较器单元41例如可具有如以上参考图2所述的输入 级、分别构成比较器单元41的同相和反相输入的输入INP和INN。
因此，图4的比较器的比较器单元40和41构成了双输入级，对于该 双输入级，如以上参考图3所述，共模输入电压范围可以大致从轨到轨地 延伸，即从约0V延伸到约Vdd。
比较器单元40的输出连接到上升沿检测器42之一的输入、下降沿检 测器43之一的输入、以及AND门46和NOR门47中每一个的一个输入 (如果存在AND门46和NOR门47的话)。类似地，比较器单元41的 输出连接到上升沿检测器42中的另一个的输入、下降沿检测器43中的另 一个的输入、以及门46和47中每一个的另一个输入(如果存在门46和 47的话)。
两个上升沿检测器42的输出以及AND门46的输出(如果存在AND 门46的话)连接到NOR门44的相应输入，NOR门44的输出连接到锁存 器48的低态有效置位输入S。两个下降沿检测器43的输出以及NOR门 47的输出(如果存在NOR门47的话)连接到NOR门45的相应输入， NOR门45的输出连接到锁存器48的低态有效复位输入R。
下降沿检测器43中的每一个用于响应于提供到其输入的下降沿而产 生较短的正向输出脉冲，如图4中的每个块43内示意性地示出的。为 此，下降沿检测器43中的每一个可具有任何期望的形式，其一个示例在 图5中示出。
参考图5，每个下降沿检测器43可例如包括接连连接的三个反相器 50、 51和52，其中第三反相器52的输出连接到两输入NOR门53的一个 输入，该两输入NOR门53的输出构成该下降沿检测器的输出。第一反相 器50的输入构成该下降沿检测器的输入，并且还连接到NOR门53的另 一个输入。电容54从第一反相器50的输出和第二反相器51的输入之间的 接点连接到地或者说0V。第二反相器51的输出连接到第三反相器52的输 入。电容54可包括一个源极和漏极连接到地的晶体管的栅极电容，下文 将对此进行进一步描述。
8图5的下降沿检测器的输入处的数字信号的下降沿在电容54被反相 器50的有限驱动电流充电到Vdd时在反相器50的输出处产生更缓慢上升 的信号，从而在一短延迟之后在反相器52的输出处产生上升沿，该短延 迟取决于该驱动电流和电容54的大小。因此，NOR门53在其输出处产生 一正向脉冲(输出 Vdd)，该正向脉冲的持续时间与该延迟时段相同。
相反，上升沿检测器42中的每一个用于响应于提供到其输入的上升 沿而产生较短的正向输出脉冲，如图4中的每个块42内示意性地示出 的。为此，上升沿检测器42中的每一个可具有任何期望的形式，其一个 示例在图6中示出。
参考图6，每个上升沿检测器42可例如包括接连连接的三个反相器 60、 61和62，其中第三反相器62的输出连接到两输入AND门63的一个 输入，该两输入AND门63的输出构成该上升沿检测器的输出。第一反相 器60的输入构成该上升沿检测器的输入并且还连接到AND门63的另一 个输入。 一个从第一反相器60的输出和第二反相器61的输入之间的接点 到地或者说0V的电容由晶体管64构成，该晶体管64的栅极连接到该接 点并且其源极和漏极连接到地。第二反相器61的输出连接到第三反相器 62的输入。
图6的上升沿检测器的输入处的数字信号的上升沿在晶体管64所提 供的电容被反相器60的有限输出灌电流(sink current)放电到0V时在反 相器60的输出处产生更缓慢下降的信号，从而在一短延迟之后在反相器 62的输出处产生下降沿，该短延迟取决于该灌电流和电容的大小。因此， AND门63在其输出处产生一正向脉冲(输出~ Vdd)，该正向脉冲的持 续时间与该延迟时段相同。
根据需要，晶体管64可以由任何其他形式的电容来取代，或者图5 的下降沿检测器中的电容54可以由以与图6的上升沿检测器中的晶体管 64相似的方式连接的晶体管来构成。
再次参考图4，例如，输入IN+和IN-处的使得输入IN+处的电压跨过 并上升到高于输入IN-处的电压的变化将在比较器单元40和41之一或两 者的输出处产生一正边沿或转变。每个比较器单元是否在其输出处产生这样的转变以及比较器单元的响应速度和由此而来的产生这种转变的延迟将
取决于相对于图3所示的范围30和31的共模输入电压，等等。
在任何情况下，比较器单元40和41中的至少一个将在其输出处产生 上升沿，从而使得在上升沿检测器42中的至少一个的输出处产生一脉 冲。响应于这样一个脉冲或者这些脉冲中最早的那个，NOR门44产生一 个低输出信号，该低输出信号经由低态有效置位输入S使锁存器48置 位，从而在锁存器48的Q输出处产生高电平，并因此在图4的比较器的 输出处产生高电平。
相反，如果输入电压变化以使得输入IN+处的电压跨过并下降到低于 输入IN-处的电压，那么取决于输入电压，比较器单元40和41之一或两 者产生一下降沿，该下降沿被相应的下降沿检测器43检测到，从而产生 门45的低输出，该低输出使锁存器48复位，以在输出处产生低电平。
提供NMOS比较器单元40和PMOS比较器单元41两者确保图4的比 较器具有较宽的、近似于轨到轨的共模输入电压范围，并且提供如上所述 的上升沿检测器42和下降沿检测器43及相关联的逻辑布置确保了图4的 比较器提供最优的响应速度。如果比较器单元40和41两者都响应于输入 条件的变化而产生输出转变，则图4的比较器的输出响应于两个比较器单 元40和41中首先响应的那一个而变化，从而使比较器响应速度最大化。
如果没有如上所述的门46和47，则图4的比较器是边沿敏感的，并 且，取决于初始启动条件，该比较器可能不能响应于纯静态输入信号而正 确操作。在像图4所示那样也存在门46和47的情况下，比较器也是电平 敏感的，至少在图3所示的输入电压范围的大部分上是电平敏感的。从 而，例如，比较器单元40和41两者的高输出产生门46的高输出，从而使 锁存器48置位，以产生图4的比较器的高输出。相反，比较器单元40和 41两者的低输出产生门47的高输出，从而使锁存器48复位，以产生图4 的比较器的低输出。
由于图4的逻辑布置只使用诸如反相器、门以及置位-复位锁存器之类 的简单元件，而这些简单元件与NMOS比较器单元40和PMOS比较器单 元41 一样只是典型CMOS设计库的标准组件，因此，与专用的轨到轨比
10较器的相对复杂的设计和实现以及相对较大的管芯面积相比，图4的整个 比较器可以通过一种非常简单且方便的方式利用相对较小的管芯面积来设 计和实现。
虽然以上描述了逻辑布置的一种特定形式，但是可以明白，逻辑布置 可具有任何其他期望的形式，用于对于输入电压的变化，在每种情况下响
应于比较器单元40和41之一的输出处的最早转变。例如，锁存器48可以 改为响应于通过以下方式得出的信号而被置位和复位对比较器单元40 和41的输出处的信号进行差分来响应于各自的转变，并且适当地组合被 差分的信号。另外，边沿检测器和逻辑门的功能可被组合和重新布置，例 如在任何边沿检测之前组合比较器单元40和41的输出，从而只需要两个 边沿检测器， 一个用于上升沿， 一个用于下降沿。
虽然以上描述了 CMOS比较器，但是本发明并不限于此，本发明的其 他实施例可使用其他技术。例如，比较器单元可包括使用NPN和PNP双 极晶体管而不是NMOS和PMOS晶体管的差分输入级。
此外，虽然如上所述比较器提供了近似轨到轨的共模输入电压范围， 但是并非必须如此，本发明的实施例可以用于任何下述情况需要将比较 器的输入电压范围延伸到超出单个NMOS或PMOS比较器单元的输入电 压范围，或者需要针对任何给定的输入电压相对于单个NMOS或PMOS 比较器单元提高比较器的响应速度。
例如，在功率控制IC中，可能希望将电压与线性斜坡相比较以确定 开关时间。这种IC可利用将电源电压(Vdd)限制到3.0或3.3V的CMOS 工艺来实现。为了最大化分辨率和动态范围，在此情况下该线性斜坡可具 有0.5到2.5V的范围，这不是轨到轨的(0V到Vdd)，但却延伸到超出 图3所示的单独的范围30和31。单个NMOS或PMOS比较器单元不足以 针对所有工艺、电压和温度变化以足够的比较器速度提供这种输入电压范 围，但是例如图4那样的比较器却可以。
虽然以上通过示例描述了本发明的特定实施例，但是可以明白，在不 脱离权利要求所限定的本发明的范围的情况下，可以进行许多修改、变化 和适应性更改。
ii
权利要求
1.一种比较器，包括第一比较器单元(40)，其响应于第一范围的输入电压，用于提供第一比较信号；以及第二比较器单元(41)，其响应于第二范围的输入电压，用于提供第二比较信号，该第二范围与第一范围重叠；该比较器的特征在于逻辑布置(42-48)，其响应于所述第一比较信号和第二比较信号来提供比较器输出信号，该逻辑布置响应于表示比较结果的第一变化的所述第一比较信号的转变或所述第二比较信号的转变中首先发生的那个来提供第一状态的所述比较器输出信号，并且响应于表示比较结果的第二变化的所述第一比较信号的转变或所述第二比较信号的转变中首先发生的那个来提供第二状态的所述比较器输出信号，该第二变化与该第一变化相反，该第二状态与该第一状态相反。
2. 如权利要求1所述的比较器，其中，所述第一比较器单元和第二比 较器单元包括具有相反的半导体类型的差分输入级(12-13， 22-23)。
3. 如权利要求1所述的比较器，其中，所述第一比较器单元包括 NMOS晶体管差分输入级(12， 13)，并且所述第二比较器单元包括 PMOS晶体管差分输入级(22， 23)。
4. 如权利要求1至3中任一项所述的比较器，其中，所述逻辑布置包 括提供所述比较器的输出的锁存器(48);至少一个上升沿检测器(42)，其响应于表示所述比较结果的第一变化的所述第一比较信号和第 二比较信号中至少一个的转变而设置所述锁存器的第一状态；以及至少一 个下降沿检测器(43)，其响应于表示所述比较结果的第二变化的所述第 一比较信号和第二比较信号中至少一个的转变而产生所述锁存器的第二状 态。
5. 如权利要求4所述的比较器，其中，所述逻辑布置还包括逻辑功 能(46)，用于响应于所述第一比较信号和第二比较信号两者的高电平而 设置所述锁存器的第一状态；以及逻辑功能(47),用于响应于所述第一比较信号和第二比较信号两者的低电平而设置所述锁存器的第二状态。
6. 如权利要求1至3中任一项所述的比较器，其中，所述逻辑布置包括.提供所述比较器的输出的锁存器(48);第一上升沿检测器和第二上升沿检测器(42)，其分别响应于所述第一比较信号和第二比较信号的上升沿而产生相应的输出脉冲；逻辑功能(44)，用于响应于来自所述上升沿检测器中任何一个的输 出脉冲而设置所述锁存器的第一状态；第一下降沿检测器和第二下降沿检测器(43)，其分别响应于所述第 一比较信号和第二比较信号的下降沿而产生相应的输出脉冲；以及逻辑功能(45)，用于响应于来自所述下降沿检测器中任何一个的输 出脉冲而设置所述锁存器的第二状态。
7. 如权利要求6所述的比较器，其中，所述逻辑布置还包括逻辑功 能(46)，用于响应于所述第一比较信号和第二比较信号两者的高电平而 设置所述锁存器的第一状态；以及逻辑功能(47)，用于响应于所述第一 比较信号和第二比较信号两者的低电平而设置所述锁存器的第二状态。
全文摘要
一种比较器包括具有重叠的共模输入电压范围的互补(例如NMOS和PMOS)比较器单元(40，41)，该重叠的共模输入电压范围一起大致从轨到轨延伸。一种包括边沿检测器(42，43)、门(44，45)和锁存器(48)的数字逻辑布置响应于比较器单元的输出处的转变，以响应于最早的上升沿而使锁存器置位，并且响应于最早的下降沿而使锁存器复位。锁存器的输出构成比较器的输出。因此，比较器是边沿敏感的，并且具有针对较宽的共模输入电压范围而优化的速度。额外的逻辑门(46，47)可提供对锁存器的电平敏感控制。
文档编号H03F3/45GK101675587SQ200880002654
公开日2010年3月17日 申请日期2008年1月17日 优先权日2007年1月19日
发明者罗杰·寇贝克 申请人:电力集成公司