专利名称：一种数字电路的接口时序检测调整装置及方法
技术领域：
本发明涉及数字电路技术领域，尤其涉及一种数字电路的接口时序检测 调整装置及方法。
背景技术：
在数字电路中，常使用D触发器对输入信号进行采样，如图1所示，D 触发器也称为维持-阻塞边沿D触发器，其主要功能是在且只在时钟信号的 上升沿的时刻，也即时钟信号从0变为1的时刻将数据输入送到数据输出， 如图2所示，在时钟上升沿21，输入数据为0，所以输出数据也为0;在时 钟上升沿22，输入数据为l，所以输出数据变为l;在时钟上升沿23，输入 数据为0，所以输出数据变为0。基本上所有的系统在与外部系统连接时， 或系统内部各芯片之间的信号传递，都是首先通过D触发器对信号采样，然 后再送入系统内部进行处理的。
在实际中，信号不可能瞬间变化，即从0变为1或从1变为0都需要一 定的时间，我们把信号从0变为1的时间称为上升时间，把信号从1变为0 的时间称为下降时间，如图3所示，31为上升时间，32为下降时间。根据 前面所述，D触发器在时钟的上升沿釆样输入信号，如果输入信号为0，则 输出信号为0;输入信号为1，输出亦为1。那么当时钟上升沿时，输入信号 恰好在0到1之间，即在上升时间31或下降时间32中，输出是非常不稳定 的，可能输出0，也可能输出l，还有可能处在0和1中间的状态。
所以，所有的D触发器都对建立时间和保持时间有一定的要求，必须大 于某个数值。这里的建立时间(setuptime)是指在时钟上升沿到来时，信号 稳定于某一状态(0或1)的时间；保持时间(holdtime)是指在时钟上升沿 之后，信号仍稳定于某一状态(0或1)的时间，如图4所示，41为建立时间，42为保持时间。
数字电路中的时序是指两个或多个信号在时间和相位上的关系，如信号 和时钟之间的建立时间和保持时间。当时序满足时，信号和时钟之间的建立
时间和保持时间满足D触发器对建立和保持时间的要求，D触发器可正确地 采样信号，系统工作正常。当时序不满足时，信号和时钟之间的建立时间和 保持时间不满足D触发器对建立和保持时间的要求，D触发器不能正确地采 样信号，系统工作错误。当时序临界时，信号和时钟之间的建立时间和保持 时间虽然满足D触发器的要求，但余量很小，很容易由于环境或其他因素的 变化，导致时序不满足。
在实际的工作环境中，接收方对发送方发出的时序并不明确，而且各个 接口的线缆长度，延迟都不尽相同，环境温度的变化也会对时序产生影响， 经常发生接收方的时序不满足的情况，所以有必要设计一种实用的方法，调 整接收方的时序。
为了解决这一问题，现有技术中也提出了一些解决办法，其中较为突出 的是申请号为200510098511.2，发明名称为时序调整电路及方法的专利申请 提出的解决方案，该方案的基本原理是在通讯未开始前，由发送方发送预 先定义的数据，接收方对数据多次延迟采样，对比这些采样数据和预定义的 数据，判断出采样的最佳点，也就是时序的最佳点，然后对信号做相应的延 时，使时序满足，详见其申请文本。
发明人在实现本发明的过程中发现，现有技术中仍存在下述问题
1. 实现复杂，适合于芯片内部实现。而且只能应用于新设计的芯片，
对于当前的芯片来说，则无用武之地；
2. 需要在接收和发送都做处理，且需要预定义数据，兼容性不好；
3. 只能在通讯开始前做一次调整，不能实时调整。
发明内容
本发明实施例的主要目的在于提供一种数字电路的接口时序检测调整装置及方法，以解决在接口时序不满足要求时，导致信号采样出错，系统工 作不稳定的问题。
本发明实施例的上述目的是通过如下技术方案实现的
一种数字电路的接口时序检测调整方法，所述方法包括在每个高速时 钟周期，采样输入数据和输入时钟；判断所述输入数据和所述输入时钟的时 序是否满足，如果满足，则将所述输入时钟输出；否则将所述输入时钟反转 后输出。
一种数字电路的接口时序检测调整装置，所述装置包括高速时钟发生 单元，用于产生固定频率的高速时钟信号；判断单元，用于在每个高速时钟
周期，采样输入数据和输入时钟，并判断所述输入数据和所述输入时钟的时
序是否满足，如果满足，则将所述输入时钟输出；否则将所述输入时钟反转
后输出。
本发明实施例的数字电路的接口时序检测调整的装置及方法实现简单， 控制容易，适合于芯片的外部实现。由于只在接收方向处理，兼容性好。还 可以实时调整接口时序。同时具有原理简单，实现容易，性价比高等优点。
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部
分，并不构成对本发明的限定。在附图中 图1为D触发器示意图； 图2为D触发器功能示意图； 图3为信号上升时间和下降时间示意图； 图4为信号建立时间和保持时间示意图； 图5为本发明实施例方法流程图； 图6A—图6D为本发明实施例时序检测示意图； 图7A—图7D为本发明实施例时序调整示意图； 图8为本发明实施例装置结构框图9为图8所示实施例的PLD内部逻辑结构示意图。
具体实施例方式
为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合实 施例和附图，对本发明实施例做进一步详细说明。在此，本发明的示意性实 施例及其说明用于解释本发明，但并不作为对本发明的限定。
实施例一
本发明实施例提供一种数字电路的接口时序检测调整方法，以下结合附 图对本实施例进行详细说明。
图5为本实施例的方法流程图，请参照图5，本实施例的接口时序检测
调整方法主要包括
501:在每个高速时钟周期，采样输入数据和输入时钟；
502:判断所述输入数据和所述输入时钟的时序是否满足，如果满足， 则将所述输入时钟输出；否则将所述输入时钟反转后输出。
根据本实施例，判断输入数据和所述输入时钟的时序是否满足，可以通 过判断输入时钟的上升沿与输入数据的变化是否位于同一个或相邻至少两 个高速时钟的周期内来实现，如果是，则判断为时序不满足，将所述输入时 钟反转后输出；否则判断为时序满足，直接将所述输入时钟输出。其中，输 入数据的变化指的是输入数据由0变为1，或者输入数据由1变为0。
在本实施例中，将输入时钟的周期分成N个等份，而高速时钟的周期与 每一等份的时间相等。其中，每个等份的时间必须大于时序不满足时的建立 时间和保持时间，以便检测出时序不满足的情况。同时，为了保证反转后时 序一定满足，取N》4X (判断相邻等份的个数最大值)+1，例如，若判断 相邻等份的个数最大值为2，贝IJN^4X2+1， N>9，也即判断输入时钟的 上升沿和输入数据的变化时刻在同一个等份或相邻的2个等份中，则认为时 序不满足；若判断相邻等份的个数最大值为3，则N》4X3 + 1， N>13，也 即判断输入时钟的上升沿和输入数据的变化时刻在同一个等份或相邻的2个等份中或相邻的3个等份中，则认为时序不满足。
下面结合图6A—6D以N等于9为例对本实施例的时序检测进行说明。 根据本实施例的方法，当N等于9时，如果输入时钟的上升沿和输入数 据的变化时刻，例如，输入数据由l变为0的时刻，或者输入数据由0变为 1的时刻在同一个等份或相邻的2个等份中，则认为时序不满足；如果在输 入时钟上升沿所在的等份以及其左右的两个等份中均没有输入数据的变化， 则认为时序满足。
如图6A所示，在输入数据变化的第一个时刻61，输入数据由1变为0， 输入时钟的上升沿和该输入数据变化在同一个等份里，则判断为时序不满 足，建立时间小于l个等份，则建立时间不够。
如图6A所示，在输入数据变化的第二时刻62，输入数据由0变为1， 输入时钟上升沿和该输入数据变化在相邻的两个等份里，则判断为时序不满 足，建立时间不够小于1个等份，则建立时间。
如图6B所示，在输入数据变化的第一个时刻63，输入数据由1变为0， 输入时钟的上升沿和该输入数据变化在同一个等份里，则判断为时序不满 足，保持时间小于l个等份，则保持时间不够。
如图6B所示，在输入数据变化的第二时刻64，输入数据由0变为1， 输入时钟上升沿和该输入数据变化在相邻的两个等份里，则判断为时序不满 足，保持时间小于l个等份，则保持时间不够。
如图6C所示，在输入数据变化的第一时刻65，输入数据由1变为0， 输入时钟上升沿和该输入数据变化相差两个等份，则判断为时序满足。
如图6C所示，在输入数据变化的第二时刻66，输入数据由0变为1， 输入时钟上升沿和该输入数据变化相差两个等份，则判断为时序满足。
如图6D所示，在输入数据变化的第一时刻67，输入数据由1变为0， 输入时钟上升沿和该输入数据变化相差两个等份，则判断为时序满足。
如图6D所示，在输入数据变化的第二时刻68，输入数据由0变为1，输入时钟上升沿和该输入数据变化相差两个等份，则判断为时序满足。
根据本实施例可知，只要接口的建立时间或保持时间小于1个等份的时 间，那么时钟的上升沿和数据变化必然会落到相邻的两个等份或同一个等份 中。因此，适当选取等份的时间，就可以按照需求检测时序是否满足。例如，
我们的系统中要求建立时间和保持时间都大于15ns，那么就以16ns为一个 等份。
下面结合图7A—图7D仍然以N等于9为例对本实施例的时序调整进 行说明。
根据本实施例的方法，当时序不满足时，通过将输入时钟反转，由0变 成1,或者由1变成0，即可实现对时序的调整，从而使时序满足。又因为 每个输入数据都是持续一个输入时钟周期的，所以对输入时钟反转后，并不 会改变数据的采样结果，只是改变了采样的时间点。
如图7A所示，由于输入时钟上升沿和输入数据变化在相邻的两个等份 里，因此时序不满足，建立时间不够。
如图7B所示，对输入时钟反转后，由于输入时钟上升沿和输入数据变 化相差大于两个等份，因此时序满足。
如图7C所示，由于输入时钟上升沿和输入数据变化在同一个等份里， 因此时序不满足，保持时间不够。
如图7D所示，对输入时钟反转后，由于输入时钟上升沿和输入数据变 化相差大于两个等份，因此时序满足。
本实施例通过对接口时序的检测和调整极大地提高了系统接口的兼容 性，稳定性，且实现简单，成本低。
实施例二
本发明实施例还提供一种数字电路的接口时序检测调整装置，下面结合 附图对本实施例进行说明。
图8为本实施例的装置结构框图，请参照图8，本实施例的数字电路的接口时序检测调整装置主要包括高速时钟发生单元81和判断单元82，其中
高速时钟发生单元81用于产生固定频率的高速时钟信号； 根据本实施例，该高速时钟发生单元81可以通过晶振实现，以产生固 定频率的时钟信号。该晶振产生的时钟信号的周期等于输入时钟周期被划分 后的每一等份的时间。本发明实施例并不以此作为限制，任何可以产生固定 频率的时钟信号的器件都可以用来实现本发明实施例中的高速时钟发生单 元81。
判断单元82用于在每个高速时钟周期，采样输入数据和输入时钟，并 判断所述输入数据和所述输入时钟的时序是否满足，如果满足，则将所述输 入时钟输出；否则将所述输入时钟反转后输出。
根据本实施例，该判断单元82可以通过PLD(Programable Logic Device, 可编程逻辑器件)实现，PLD的特点是可以灵活的编程，实现用户所需要的 逻辑功能。本发明实施例并不以此作为限制，任何可以实现本实施例的判断 单元82的功能的器件都可以用来实现本发明。
在本实施例，该PLD通过编程以实现本实施例判断单元82的功能，包
括
在每个高速时钟周期，采样输入数据和输入时钟，并判断采样的结果；
根据所述采样的结果判断时序是否满足，如果时序不满足，则将时钟反 转后送到接收系统；如果时序满足，则将时钟直接地送到接收系统。
图9为本实施例的PLD器件内部的逻辑功能框图，如图9所示，本实 施例的PLD器件主要包括
六个D触发器，用于在每个高速时钟周期对输入的数据和时钟采样，其 中3个用于输入数据的采样，3个用于对输入时钟的采样，每3个触发器采 用串行级联的方式；
非门，用于将输入时钟反转；
逻辑判断，用于实时地判断触发器的采样结果，确定时序是否满足；二选一，用于根据逻辑判断的结果，选择将输入时钟直接输出，或将反 转后的输入时钟输出。
在本实施例中，由逻辑判断部分判断相邻两次采样的结果，例如输入时 钟的两次采样结果为0和1，说明输入时钟在这个周期中有上升沿。如果输 入数据在这两次采样的结果不相等，即可知道输入时钟上升沿和输入数据变 化是在一个等份中，则判断为时序不满足。由逻辑判断部分判断相邻三次采
样的结果，例如图9中的标注，输入时钟的3次采样结果顺序为0， 0， 1， 说明输入时钟在第二个等份中有上升沿。输入数据的3次采样结果顺序为1， 0， 0，说明输入数据在第一个等份中有变化，由此判断输入时钟上升沿和输 入数据变化在相邻的两个等份中，则判断为时序不满足。
经过本实施例的数字电路的接口时序检测调整装置的处理，无论接口处 输入时序如何，到达接收系统时的时序都是满足的，接收系统能够正确地采 样数据，稳定地工作。
本发明实施例提供的数字电路的接口时序检测调整装置及方法，针对硬 件时序不符合要求而导致通讯出错的问题，实现了自动检测和调整，按照本 发明实施例的方法和装置，可以检测出这种时序不符合要求的情况，并自动 调整时序使其满足要求，让通讯更加稳定可靠。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了 进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已， 并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任 何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1. 一种数字电路的接口时序检测调整方法，其特征在于，所述方法包括在每个高速时钟周期，采样输入数据和输入时钟；判断所述输入数据和所述输入时钟的时序是否满足，如果满足，则将所述输入时钟输出；否则将所述输入时钟反转后输出。
2. 根据权利要求1所述的方法，其特征在于，判断所述输入数据和所 述输入时钟的时序是否满足的步骤包括判断所述输入时钟的上升沿与所述输入数据的变化是否位于同一个或 相邻至少两个高速时钟的周期内，如果是，则判断为时序不满足，将所述输入时钟反转后输出；否则判断为时序满足，直接将所述输入时钟输出。
3. 根据权利要求2所述的方法，其特征在于，所述输入数据的变化包 括输入数据由0变为1，或者输入数据由1变为0。
4. 根据权利要求2所述的方法，其特征在于，所述输入时钟的周期为 所述高速时钟的周期的N倍，且N^9。
5. 根据权利要求1所述的方法，其特征在于，所述高速时钟周期大于 接口时序建立时间和保持时间。
6. —种数字电路的接口时序检测调整装置，其特征在于，所述装置包括高速时钟发生单元，用于产生固定频率的高速时钟信号；判断单元，用于在每个高速时钟周期，采样输入数据和输入时钟，并判断所述输入数据和所述输入时钟的时序是否满足，如果满足，则将所述输入时钟输出；否则将所述输入时钟反转后输出。
7. 根据权利要求6所述的装置，其特征在于，所述高速时钟发生单元 为晶振，该晶振产生的高速时钟的周期大于接口时序建立时间和保持时间， 且与所述输入时钟的周期的1/N相等，N>9。
8. 根据权利要求7所述的装置，其特征在于，所述判断单元为可编程 逻辑器件。
9. 根据权利要求8所述的装置，其特征在于，所述可编程逻辑器件包括三个串联的D触发器，用于对输入数据采样； 三个串联的D触发器，用于对输入时钟釆样； 一个非门，用于将输入时钟反转；一个逻辑判断，用于根据所述触发器的采样结果，判断所述输入时钟的 上升沿与所述输入数据的变化是否位于同一个或相邻至少两个高速时钟的 周期内，如果是，则判断为时序不满足；否则判断为时序满足；一个二选一，用于根据逻辑判断的结果，当时序不满足时，输出输入时 钟，当时序满足时，输出反转后的输入时钟。
全文摘要
本发明提供一种数字电路的接口时序检测调整装置及方法，所述方法包括在每个高速时钟周期，采样输入数据和输入时钟；判断所述输入数据和所述输入时钟的时序是否满足，如果满足，则将所述输入时钟输出；否则将所述输入时钟反转后输出。本发明实施例的数字电路的接口时序检测调整的装置及方法实现简单，控制容易，适合于芯片的外部实现。由于只在接收方向处理，兼容性好。还可以实时调整接口时序。同时具有原理简单，实现容易，性价比高等优点。
文档编号H03K19/173GK101521505SQ200910132410
公开日2009年9月2日 申请日期2009年3月27日 优先权日2009年3月27日
发明者宁 杨 申请人:福建星网锐捷网络有限公司