专利名称：一种应用快速频率捕获方法的全数字锁相环的制作方法
技术领域：
本发明涉及用于嵌入式芯片中的全数字锁相环，尤其是一种应用快速频率捕获方法的全数字锁相环，可以极大地减少锁相环的锁定时间。
背景技术：
随着集成电路深亚微米工艺的发展，人们对嵌入式芯片性能和成本的要求越来越高。高集成度、可移植性、可靠性以及低成本等一系列问题的挑战，使得传统的模拟锁相环已经充分暴露了其明显的劣势。因此，目前出现一种趋势，将模拟锁相环中的压控振荡器换成数控振荡器(DCO)，将模拟滤波器换成数字滤波器，形成一种新的锁相环叫做全数字锁相环。
如图1所示的是常用的全数字锁相环结构。它由鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器组成。首先由鉴相鉴频器鉴出参考时钟FREF和分频时钟FDIV之间的相位差，时间数字转换器将相位差转换成数字信息，数字滤波器根据时间数字转换器的数字信息生成控制字，控制字调整数控振荡器的频率，数控振荡器的高频时钟经由分频器分频后送入鉴相鉴频器。
分频器结构一般采用异步分频器，其电路结构见图2。它由一个计数器和探测模块组成。它的工作原理如下当分频器复位信号Reset_div的信号为高电平时，分频时钟FDIV为低电平，以及计数器结果N保持为0。当分频器复位信号Reset_div的信号为低电平时，异步分频器的计数器开始在数控振荡器输出的高频时钟FDCO的上升沿触发下进行计数。当分频器结果N等于计数器模值PV时，分频时钟FDIV反向，且分频器结果N被立即复位为0。此时，分频系数M＝2*PV。图中，N[n-1:0]，PV[n-1:0]中n表示计数器中D触发器的个数。
锁相环是个闭环负反馈系统，它是依靠消除参考时钟和分频时钟之间的相位差来实现锁定功能的。假使参考时钟和分频时钟的初始相位差为0，则经过时间T后，参考时钟和分频时钟之间的相位差由下式表示。
θe＝2π(fref-fdiv)T 式中，θe为相位差，fref为参考时钟的频率，fdiv为分频时钟的频率。
从上式可以看出，若参考时钟的频率和分频时钟的频率相等，则参考时钟和分频时钟之间的相位差为0。若参考时钟的频率和分频时钟的频率不等，即使差别再细微，经过长时间T之后，仍然可以被鉴相鉴频器鉴出。因此，锁相环可以实现精确的频率锁定。但是，由于锁相环的功能只能锁相，它调整环路的依据只是鉴出的相位差，而不是参考时钟和分频时钟之间的频率差，因此锁定时间会比较长。此外，由于鉴相鉴频器的鉴相范围有限，仅仅是-2π～2π，当参考时钟频率和分频时钟频率相差过大时，锁相环甚至无法正确的锁定。
锁相环的锁定时间可以由下式估计
式中，k是一个系数，和锁相环具体电路有关，B为锁相环的带宽，Δf是参考时钟和分频时钟之间的初始频率差。
从(1)式可以看出，锁相环的锁定时间和锁相环的带宽成反比，和锁相环的初始频率差成正比。
对于全数字锁相环，快速锁定能力是其一项非常重要的性能指标。通常为了缩短锁定时间，图1所示的锁相环往往采用大带宽的锁相环电路结构。但是锁相环的带宽增大将恶化锁相环输出时钟的抖动性能和锁相环系统的稳定性，且锁相环的锁定时间也不理想，至少在几十个参考时钟周期以上。
发明内容
本发明的目的在于解决上述现有技术中存在的问题，提供一种应用快速频率捕获方法的全数字锁相环，可以使全数字锁相环在极短时间内锁定。
本发明的上述目的是这样实现的一种应用快速频率捕获方法的全数字锁相环，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，其特征在于快速频率捕获方法是通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的振荡器输出的时钟经过分频后得到的分频时钟频率与参考时钟频率相近； 根据锁相环的锁定时间估计公式
式中，k是一个系数，和锁相环具体电路有关，B为锁相环的带宽，Δf是参考时钟和分频时钟之间的初始频率差。
从(1)式可以看出，锁相环的锁定时间和锁相环的带宽成反比，和锁相环的初始频率差成正比； 当分频时钟和参考时钟之间的频率差满足如下公式时，由锁相环路基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进入环路锁定； 其中fref为参考时钟频率，fdiv为分频时钟频率，M为分频系数； 由于锁相环是在初始频率差小于
的情况下工作，因此锁定时间很短； 当分频器只工作半个参考时钟周期时，有如下公式成立，其中，F为保存下的分频器的计数结果，f为数控振荡器输出的高频时钟，fref为参考时钟频率。
F＝f/2ref (3)， 因此，分频器的计数结果包含了频率信息。所以频率捕获完成时，控制字Wlocked可以由下式得到 Wlocked＝W0+Kf(M/2-F0)(4)， 其中，W0为一控制字，F0为相对应分频器计数器计数的结果，Kf为一参数，其定义如下 其中，Ko为数控振荡器的增益。
2、根据权利要求1所述的应用快速频率捕获方法的全数字锁相环，其特征在于参数Kf通过仿真测试后预置在全数字锁相环中或通过实际测试得到，其中实测Kf方法是 当数控振荡器依次输出两个不同的高频时钟，频率分别为f1和f2时，分频器工作分别半个参考时钟周期后，分频器中计数器结果分别为F1和F2。
F1-F2＝(f1-f2)/2fref (6)， 在数控振荡器设计中，f1和f2都可以定义为 f1＝f0+KoW1，f2＝f0+KoW2 (7)， 其中，f0是当控制字为0时数控振荡器的频率，Ko为数控振荡器的增益，W1和W2分别是当数控振荡器输出频率为f1和f2时对应的控制字； 联合(6)和(7)，Kf可以由下式得到 全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，其中， 快速频率捕获环路设有与算法匹配的分频器、环路控制模块和数控振荡器，锁相环刚工作时，由快速频率捕获环路控制数控振荡器，数控振荡器在控制字的控制下输出高频时钟，与算法匹配的分频器负责鉴频并将结果送入环路控制模块，环路控制模块根据鉴频结果产生控制字送入数控振荡器； 锁相环路包括鉴相鉴频器、数字滤波器、数控振荡器、与算法匹配的分频器、加法器和四个计数器；鉴相鉴频器负责鉴出参考时钟FREF和分频时钟FDIV之间的相位差，四个计数器和与算法匹配的分频器完成时间数字转换后送入加法器相加，加法器的输出送入数字滤波器，数字滤波器根据数字化的相位差，产生控制字送入数控振荡器，数控振荡器根据控制字产生五个不同相位的高频时钟，其中任一高频时钟经过与算法匹配的分频器分频后产生分频时钟FDIV并送入鉴相鉴频器；四个计数器结构完全一致，每个计数器设有使能端，时钟触发端，复位端和数据输出端；数控振荡器产生的其他四个不同相位的高频时钟分别送入四个计数器的对应时钟触发端，鉴相鉴频器鉴出的相位差送入对应计数器的使能端，四个计数器输出的数据相加后送入加法器的一个加法端； 当处于快速频率捕获环路时，与算法匹配的分频器、环路控制模块和数控振荡器协同操作，首先，环路控制模块在连续两个状态更新信号的上升沿触发下依次产生两个不同控制字W1和W2，与算法匹配的分频器根据快速频率捕获算法保存相应的计数器值F1和F2并依次送入环路控制模块，环路控制模块根据公式(8)计算得到Kf，同时环路控制模块根据已得到的W2和F2，分别替代公式(4)中的W0和F0，计算得到锁定控制字Wlocked，也就是第三个控制字W3；相对应W3，与算法匹配的分频器保存的计数器数值是F3，当F3＝M/2，则快速频率捕获环路在状态更新信号上升沿触发下转换成锁相环路，并将第三个控制字W3作为锁定控制字Wloccked送入数字滤波器的积分路径中，否则，环路控制根据新得到的W3和F3，替代公式(4)中的W0和F0，重新计算控制字；为了提高频率捕获算法对参数Kf预测误差的容忍度，从与算法匹配的分频器采样数值F3起，若与算法匹配的分频器采样得到的F和分频系数的一半值M/2之间的大小关系发生变化，则参数Kf的值等于参数Kf先前值的一半； 当全数字锁相环处于锁相环路时，参考时钟FREF和分频时钟FDIV之间的相位差由鉴相鉴频器鉴出，然后相位差由与算法匹配的分频器和四个计数器转换成数字信息，其中四个计数器计数所需的四个不同相位的高频时钟由数控振荡器产生，若数字信息大于设定值，到下一个状态更新信号上升沿，锁相环路立即退出，重新进入快速频率捕获环路，否则，鉴出的数字信息送入数字滤波器，然后数字滤波器根据数字信息，生成控制字控制数控振荡器的频率；数控振荡器的另一高频时钟经由与算法匹配的分频器分频后生成分频时钟送入鉴相鉴频器。
所说与算法匹配的的分频器采用设有一个计数器和探测模块的异步分频器结构，在此基础上还设有三个模块，分别是时间数字转换模块、保存鉴频结果模块和鉴频复位信号产生模块； 时间数字转换模块，包括D触发器、加法器、减法器及第一、第二两个寄存器组；D触发器设有数据输入端、时钟触发端、数据输出端和反相数据输出端；当时钟触发端的信号上升时，数据输入端的信号传送到数据输出端，并将数据输入端信号反相送入反相数据输出端；D触发器的时钟触发端和送入与算法匹配的分频器的高频时钟的反相信号相连，数据输出端连接第二寄存器组的时钟触发端，反相数据输出端连接第一寄存器组的时钟触发端； 第一、第二寄存器组是两组由D触发器组成的寄存器组，每组中D触发器的个数和异步分频器中D触发器的个数相同，并且异步分频器中寄存器的数据输出端分别和第一寄存器组和第二寄存器组对应的数据输入端相连； 加法器的两个输入一个连接第一寄存器组的数据输出端，另一个连接偏移量；当第一寄存器组的数据输出端为零时，偏移量被赋值为M/2，否则，偏移量被赋值为零，M为锁相环分频系数；加法器的运算结果输出端与减法器的被减数输入端相连，减法器的减数输入端与第二寄存器组的数据输出端相连； 保存鉴频结果模块包括D触发器和与时间数字转换模块中寄存器组结构相同寄存器组，D触发器的时钟触发端和送入与算法匹配的分频器的高频时钟的反相信号相连，数据输入端与参考时钟相连，数据输出端与保存鉴频结果模块中的寄存器组的时钟触发端相连；保存鉴频结果模块中的寄存器组数据输入端与异步分频器中的D触发器的数据输出端相连；输出结果为保存下的分频器的计数结果，即为公式(4)中的F； 鉴频复位信号产生模块包括4个D触发器、一个三输入与门及一个二输入或门；4个D触发器的时钟触发端均和数控振荡器高频时钟的反相信号相连，第一D触发器的数据输入端与参考时钟相连，第一D触发器的数据输出端与第二D触发器的数据输入端相连，第二D触发器的数据输出端与第三D触发器的数据输入端相连，第三D触发器的数据输出端与第四D触发器的数据输入端相连；第四D触发器的数据输出端为状态更新信号； 三输入与门有第一输入端、第二输入端和第三输入端和一个输出端；环路使能信号和三输入与门任一输入端连接，环路使能信号为环路标志位，当环路使能信号为高电平时，标志是快速频率捕获环路，否则是锁相环路；参考时钟和三输入与门中剩下两个输入端中任一输入端相连；三输入与门另一输入端与第二D触发器的数据输出端相连；三输入与门的输出和或门的任一输入端相连；或门的另一输入端与系统复位信号相连，系统复位信号高电平有效；或门的输出端与异步分频器的异步复位端相连； 当环路使能信号为高电平时，异步分频器模块的PV值为2n-1，n为异步分频器中D触发器的个数，当使能信号Enable为低电平时，PV值恢复为M/2。PV为异步分频器的模值。当异步分频器中的计数器计数值为PV时，计数器立即复位为0，并在下一时钟上升沿触发下重新计数。
所说环路控制模块包括四个寄存器组，三个减法器、一个除法器、一个乘法器和一个加法器；其中， 四个寄存器组分别为第一寄存器组、第二寄存器组、第三寄存器和第四寄存器组；当锁相环处于快速频率捕获环路时，第一寄存器组用来保存当系统复位信号为低后锁相环产生的第一个控制字W1，第二寄存器组用来保存当系统复位信号为低后锁相环产生的第二个控制字W2，第三寄存器组用来保存第一个控制字设置后与算法匹配的分频器鉴出的数字化的频率F1，第四寄存器组用来保存第二个控制字设置后与算法匹配的分频器鉴出的数字化的频率F2； 三个减法器分别为第一减法器、第二减法器和第三减法器；第一减法器的被减数输入端与第一寄存器组的数据输出端相连，减数输入端与第二寄存器组的数据输出端相连；第二减法器的被减数输入端与第三寄存器组数据输出端相连，减数输入端与第四寄存器组的数据输出端相连；第三减法器的被减数输入端为M/2，减数端有两种连接情况，一种情况是和第三寄存器组的数据输出端相连，另外一种情况和第四寄存器组的数据输出端相连； 第一减法器的运算结果输出端与除法器的被除数输入端相连，第二减法器的运算结果输出端与除法器的除数输入端相连；除法器的运算结果输出端送入乘法器的乘数输入端，第三减法器的输出端与乘法器的被乘数输入端相连，乘法器的运算结果送入加法器的任一加数端，加法器的另一加数端连接情况与第三减法器的减数端的连接情况有关，若第三减法器减数端与第三寄存器组数据输出端相连，则加法器的另一加数端与第一寄存器组的数据输出端相连，若第三减法器减数端与第四寄存器组数据输出端相连，则加法器的另一加数端与第二寄存器组的数据输出端相连，加法器的输出结果即为环路控制模块的输出。
本发明的优点及显著效果 1)本发明通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的振荡器输出的时钟经过分频后得到分频时钟频率与参考时钟频率相近，由公式(2)可知，参考时钟和分频时钟之间的初始频率差越小，锁定时间越短。算法找到控制字后，由锁相环路基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进行环路锁定，由于锁相环是在初始频率差很小的情况下工作，因此锁定时间很短。
2)提出了一种快速实测环路参数Kf的方法，减少了了对Kf的预测误差。
图1是现有技术全数字锁相环的结构图； 图2是全数字锁相环异步分频器的结构图； 图3是本发明提出的快速频率捕获算法的全数字锁相环结构图； 图4是本发明描述的具有鉴频和时间数字转换功能的分频器结构。
具体实施例方式 下面结合附图与实施例对本发明作进一步详细描述。
参看图3，本发明提出的快速频率捕获算法的全数字锁相环，设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定。图中有4个计数器，计数器个数是随着数控振荡器能够产生不同相位的时钟个数而变的。选用的数控振荡器是五级环路数控振荡器，所以可以产生五个不同相位的高频时钟，分别命名为CLK
，CLK[1]，CLK[2]，CLK[3]和CLK[4]。CLK
送入与算法匹配的分频器，CLK[1]，CLK[2]，CLK[3]和CLK[4]送入4个计数器中。4个计数器在相位差为高电平下使能，分别在高频时钟CLK[1]，CLK[2]，CLK[3]和CLK[4]的上升沿触发下计数。
第一个环路是快速频率捕获环路。第二个环路是锁相环路。当处于快速频率捕获环路时，需要与算法匹配的分频器，环路控制和数控振荡器模块协同操作。首先，环路控制模块在连续两个状态更新信号Upd_state(图.4中403模块产生)的上升沿触发下依次产生两个不同控制字W1和W2，其次与算法匹配的分频器根据快速频率捕获算法要求保存相应的计数器值F1和F2并依次送入环路控制模块。然后环路控制模块根据公式(8)计算得到Kf，同时环路控制模块根据已得到的W2和F2，分别替代公式(4)中的W0和F0，计算得到锁定控制字Wlocked，也就是第三个控制字W3。相对应W3，与算法匹配的分频器保存的计数器数值是F3。若F3＝M/2，则快速频率捕获环路在状态更新信号Upd_state上升沿触发下转换成锁相环路，并将第三个控制字W3作为锁定控制字Wlocked送入数字滤波器的积分路径中。否则，环路控制根据新得到的W3和F3，替代公式(4)中的W0和F0，重新计算控制字。为了提高频率捕获算法对参数Kf预测误差的容忍度，从与算法匹配的分频器采样数值F3起，若与算法匹配的分频器采样得到的F和分频系数的一半值M/2之间的大小关系发生变化(例如，首先F大于M/2的值，但下一次比较，F小于M/2的值)，则参数Kf的值等于参数Kf先前值的一半。
当全数字锁相环处于锁相环路时，参考时钟FREF和分频时钟FDIV之间的相位差由鉴相鉴频器鉴出，然后相位差由与算法匹配的分频器和4个计数器转换成数字信息，其中4个计数器计数所需的高频时钟由数控振荡器产生。若数字信息大于63(63是本发明采用的一个数值，可以根据实际应用，定义合适的数值)，到下一个状态更新信号Upd_state上升沿，锁相环路立即退出，重新进入快速频率捕获环路。否则，鉴出的数字信息送入数字滤波器，然后数字滤波器根据数字信息，生成控制字控制数控振荡器的频率。数控振荡器的高频时钟CLK
经由与算法匹配的分频器分频后生成分频时钟送入鉴相鉴频器。
为了使与算法匹配的分频器模块同时具有图3所述的鉴频和时间数字转换功能，需要在201模块外围添加一些电路。图4所示的是本发明披露的分频器模块。该分频器模块除了图2所示的201模块外，还有三个模块401，402，403组成。
图4中，System_Reset是锁相环系统复位信号，高电平有效。FREF是参考时钟，CLK
是数控振荡器输入到与算法匹配的分频器的高频时钟。环路使能信号Enable为环路标志位，当环路使能信号Enable为高电平时，标志是快速频率捕获环路，否则是锁相环路。当环路使能信号Enable为高电平时，图4中201模块的PV值为2n-1，否则环路使能信号Enable为低电平时，PV值恢复为M/2。这样的设置是保证在快速频率捕获环路中，402模块保存的F是正确的。
401模块主要实现的是利用201中计数器数值实现时间数字转换功能。它包括D触发器404，加法器405和减法器406，寄存器组407和408。D触发器404在数控振荡器产生的高频时钟反相信号CLK
的触发下，对鉴相鉴频器鉴出的相位差进行采样，产生相位差采样信号phase_r和相位差反相采样信号phase_f。寄存器组407在相位差反相采样信号phase_f上升沿的触发下，将201中的计数结果N[n-1:0]保存在寄存器组407中，并输出为下降沿数字化相位差Pf[n-1:0]。
加法器405的两个输入一个是下降沿数字化相位差Pf[n-1:0]，一个是偏移量A14。当下降沿数字化相位差Pf[n-1:0]＝0，偏移量A14被赋值为M/2；否则，偏移量A14被赋值为0。M为锁相环分频系数。加法器405的运算结果为C15，送入减法器406的被减数输入端。
寄存器组408在相位差采样信号phase_r的触发下，将201中的计数结果N[n-1:0]保存在寄存器组408中，并输出为上升沿数字化相位差Pr[n-1:0]。
减法器406将C15的结果减去上升沿数字化相位差Pr[n-1:0]的值，结果为数字化的相位差信息。
402模块和403模块实现的是让分频器工作半个参考时钟周期后，保存201中计数器中的值。
402模块包括D触发器415和寄存器组416。先用数控振荡器高频时钟的CLK
的反相信号CLK
对参考时钟FREF采样后得到参考时钟采样信号REF_d，然后利用参考时钟采样信号REF_d的上升沿保存分频器201中计数器值，并输出为F。
403模块包括D触发器411，412，413和414，三输入与门410，二输入或门409。D触发器411，412，413和414的目的是借助数控振荡器高频时钟的CLK
对参考时钟FREF采样，生成更新信号Upd和状态更新信号Upd_state。与门410的作用是产生一个高电平信号对分频器复位。当环路使能信号Enable为高电平时，该高电平在更新信号Upd上升时出现，在参考时钟FREF下降时消失。换言之，分频器201在参考时钟FREF下降时开始工作，在更新信号Upd上升时停止工作。这段时间略大于半个参考时钟周期。
权利要求
1、一种应用快速频率捕获方法的全数字锁相环，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，其特征在于快速频率捕获方法是通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的振荡器输出的时钟经过分频后得到的分频时钟频率与参考时钟频率相近；
根据锁相环的锁定时间估计公式
式中，k是一个系数，和锁相环具体电路有关，B为锁相环的带宽，Δf是参考时钟和分频时钟之间的初始频率差。
从(1)式可以看出，锁相环的锁定时间和锁相环的带宽成反比，和锁相环的初始频率差成正比；
当分频时钟和参考时钟之间的频率差满足如下公式时，由锁相环路基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进入环路锁定；
其中fref为参考时钟频率，fdiv为分频时钟频率，M为分频系数；
由于锁相环是在初始频率差小于
的情况下工作，因此锁定时间很短；
当分频器只工作半个参考时钟周期时，有如下公式成立，其中，F为保存下的分频器的计数结果，f为数控振荡器输出的高频时钟，fref为参考时钟频率。
F＝f/2fref(3)，
因此，分频器的计数结果包含了频率信息。所以频率捕获完成时，控制字Wlocked可以由下式得到
Wlocked＝W0+Kf(M/2-F0)(4)，
其中，W0为一控制字，F0为相对应分频器计数器计数的结果，Kf为一参数，其定义如下
其中，Ko为数控振荡器的增益。
2、根据权利要求1所述的应用快速频率捕获方法的全数字锁相环，其特征在于参数Kf通过仿真测试后预置在全数字锁相环中或通过实际测试得到，其中实测Kf方法是
当数控振荡器依次输出两个不同的高频时钟，频率分别为f1和f2时，分频器工作分别半个参考时钟周期后，分频器中计数器结果分别为F1和F2。
F1-F2＝(f1-f2)/2fref(6)，
在数控振荡器设计中，f1和f2都可以定义为
f1＝f0+KoW1，f2＝f0+KoW2(7)，
其中，f0是当控制字为0时数控振荡器的频率，Ko为数控振荡器的增益，W1和W2分别是当数控振荡器输出频率为f1和f2时对应的控制字；
联合(6)和(7)，Kf可以由下式得到
3、根据权利要求1或2所述的应用快速频率捕获方法的全数字锁相环，其特征在于该全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，其中，
快速频率捕获环路设有与算法匹配的分频器、环路控制模块和数控振荡器，锁相环刚工作时，由快速频率捕获环路控制数控振荡器，数控振荡器在控制字的控制下输出高频时钟，与算法匹配的分频器负责鉴频并将结果送入环路控制模块，环路控制模块根据鉴频结果产生控制字送入数控振荡器；
锁相环路包括鉴相鉴频器、数字滤波器、数控振荡器、与算法匹配的分频器、加法器和四个计数器；鉴相鉴频器负责鉴出参考时钟FREF和分频时钟FDIV之间的相位差，四个计数器和与算法匹配的分频器完成时间数字转换后送入加法器相加，加法器的输出送入数字滤波器，数字滤波器根据数字化的相位差，产生控制字送入数控振荡器，数控振荡器根据控制字产生五个不同相位的高频时钟，其中任一高频时钟经过与算法匹配的分频器分频后产生分频时钟FDIV并送入鉴相鉴频器；四个计数器结构完全一致，每个计数器设有使能端，时钟触发端，复位端和数据输出端；数控振荡器产生的其他四个不同相位的高频时钟分别送入四个计数器的对应时钟触发端，鉴相鉴频器鉴出的相位差送入对应计数器的使能端，四个计数器输出的数据相加后送入加法器的一个加法端；
当处于快速频率捕获环路时，与算法匹配的分频器、环路控制模块和数控振荡器协同操作，首先，环路控制模块在连续两个状态更新信号的上升沿触发下依次产生两个不同控制字W1和W2，与算法匹配的分频器根据快速频率捕获算法保存相应的计数器值F1和F2并依次送入环路控制模块，环路控制模块根据公式(8)计算得到Kf，同时环路控制模块根据已得到的W2和F2，分别替代公式(4)中的W0和F0，计算得到锁定控制字Wlocked，也就是第三个控制字W3；相对应W3，与算法匹配的分频器保存的计数器数值是F3，当F3＝M/2，则快速频率捕获环路在状态更新信号上升沿触发下转换成锁相环路，并将第三个控制字W3作为锁定控制字Wlocked送入数字滤波器的积分路径中，否则，环路控制根据新得到的W3和F3，替代公式(4)中的W0和F0，重新计算控制字；为了提高频率捕获算法对参数Kf预测误差的容忍度，从与算法匹配的分频器采样数值F3起，若与算法匹配的分频器采样得到的F和分频系数的一半值M/2之间的大小关系发生变化，则参数Kf的值等于参数Kf先前值的一半；
当全数字锁相环处于锁相环路时，参考时钟FREF和分频时钟FDIV之间的相位差由鉴相鉴频器鉴出，然后相位差由与算法匹配的分频器和四个计数器转换成数字信息，其中四个计数器计数所需的四个不同相位的高频时钟由数控振荡器产生，若数字信息大于设定值，到下一个状态更新信号上升沿，锁相环路立即退出，重新进入快速频率捕获环路，否则，鉴出的数字信息送入数字滤波器，然后数字滤波器根据数字信息，生成控制字控制数控振荡器的频率；数控振荡器的一个高频时钟经由与算法匹配的分频器分频后生成分频时钟送入鉴相鉴频器。
4、根据权利要求3所述的全数字锁相环的快速锁定方法，其特征在于所说与算法匹配的的分频器采用设有一个计数器和探测模块的异步分频器结构，在此基础上还设有三个模块，分别是时间数字转换模块、保存鉴频结果模块和鉴频复位信号产生模块；
时间数字转换模块，包括D触发器、加法器、减法器及第一、第二两个寄存器组；D触发器设有数据输入端、时钟触发端、数据输出端和反相数据输出端；当时钟触发端的信号上升时，数据输入端的信号传送到数据输出端，并将数据输入端信号反相送入反相数据输出端；D触发器的时钟触发端和送入与算法匹配的分频器的高频时钟的反相信号相连，数据输出端连接第二寄存器组的时钟触发端，反相数据输出端连接第一寄存器组的时钟触发端；
第一、第二寄存器组是两组由D触发器组成的寄存器组，每组中D触发器的个数和异步分频器中D触发器的个数相同，并且异步分频器中寄存器的数据输出端分别和第一寄存器组和第二寄存器组对应的数据输入端相连；
加法器的两个输入一个连接第一寄存器组的数据输出端，另一个连接偏移量；当第一寄存器组的数据输出端为零时，偏移量被赋值为M/2，否则，偏移量被赋值为零，M为锁相环分频系数；加法器的运算结果输出端与减法器的被减数输入端相连，减法器的减数输入端与第二寄存器组的数据输出端相连；
保存鉴频结果模块包括D触发器和与时间数字转换模块中寄存器组结构相同的寄存器组，D触发器的时钟触发端和送入与算法匹配的分频器的高频时钟的反相信号相连，数据输入端与参考时钟相连，数据输出端与保存鉴频结果模块中的寄存器组的时钟触发端相连；保存鉴频结果模块中的寄存器组数据输入端与异步分频器中的D触发器的数据输出端相连；输出结果为保存下的分频器的计数结果，即为公式(3)中的F；
鉴频复位信号产生模块包括4个D触发器、一个三输入与门及一个二输入或门；4个D触发器的时钟触发端均和数控振荡器高频时钟的反相信号相连，第一D触发器的数据输入端与参考时钟相连，第一D触发器的数据输出端与第二D触发器的数据输入端相连，第二D触发器的数据输出端与第三D触发器的数据输入端相连，第三D触发器的数据输出端与第四D触发器的数据输入端相连；第四D触发器的数据输出端为状态更新信号；
三输入与门有第一输入端、第二输入端和第三输入端和一个输出端；环路使能信号和三输入与门任一输入端连接，环路使能信号为环路标志位，当环路使能信号为高电平时，标志是快速频率捕获环路，否则是锁相环路；参考时钟和三输入与门中剩下两个输入端中任一输入端相连；三输入与门另一输入端与第二D触发器的数据输出端相连；三输入与门的输出和或门的任一输入端相连；或门的另一输入端与系统复位信号相连，系统复位信号高电平有效；或门的输出端与异步分频器的异步复位端相连；
当环路使能信号为高电平时，异步分频器模块的PV值为2n-1，n为异步分频器中D触发器的个数，当使能信号Enable为低电平时，PV值恢复为M/2。PV为异步分频器的模值。当异步分频器中的计数器计数值为PV时，计数器立即复位为0，并在下一时钟上升沿触发下重新计数。
5、根据权利要求3所述的全数字锁相环的快速锁定方法，其特征在于所说环路控制模块包括四个寄存器组，三个减法器、一个除法器、一个乘法器和一个加法器；其中，
四个寄存器组分别为第一寄存器组、第二寄存器组、第三寄存器和第四寄存器组；当锁相环处于快速频率捕获环路时，第一寄存器组用来保存当系统复位信号为低后锁相环产生的第一个控制字W1，第二寄存器组用来保存当系统复位信号为低后锁相环产生的第二个控制字W2，第三寄存器组用来保存第一个控制字设置后与算法匹配的分频器鉴出的数字化的频率F1，第四寄存器组用来保存第二个控制字设置后与算法匹配的分频器鉴出的数字化的频率F2；
三个减法器分别为第一减法器、第二减法器和第三减法器；第一减法器的被减数输入端与第一寄存器组的数据输出端相连，减数输入端与第二寄存器组的数据输出端相连；第二减法器的被减数输入端与第三寄存器组数据输出端相连，减数输入端与第四寄存器组的数据输出端相连；第三减法器的被减数输入端为M/2，减数端有两种连接情况，一种情况是和第三寄存器组的数据输出端相连，另外一种情况和第四寄存器组的数据输出端相连；
第一减法器的运算结果输出端与除法器的被除数输入端相连，第二减法器的运算结果输出端与除法器的除数输入端相连；除法器的运算结果输出端送入乘法器的乘数输入端，第三减法器的输出端与乘法器的被乘数输入端相连，乘法器的运算结果送入加法器的任一加数端，加法器的另一加数端连接情况与第三减法器的减数端的连接情况有关，若第三减法器减数端与第三寄存器组数据输出端相连，则加法器的另一加数端与第一寄存器组的数据输出端相连，若第三减法器减数端与第四寄存器组数据输出端相连，则加法器的另一加数端与第二寄存器组的数据输出端相连，加法器的输出结果即为环路控制模块的输出。
全文摘要
一种应用快速频率捕获方法的全数字锁相环，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，其特征在于通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的数控振荡器输出的频率经过分频后得到分频时钟频率与参考时钟频率相近；该全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定。
文档编号H03L7/08GK101640534SQ200910184798
公开日2010年2月3日 申请日期2009年8月14日 优先权日2009年8月14日
发明者鑫 陈, 军 杨, 刘新宁, 时龙兴 申请人:东南大学