专利名称：用于性能监视的关键路径电路的制作方法
技术领域：
本发明涉及数字集成电路，并且具体地说，涉及在数字电路中的计时差错探测。
背景技术：
在最近几年，电路设计者已经调查了用来预测在集成电路(IC)中的失效的各种手段。一种这样的手段称作关键路径性能监视。在传统关键路径性能监视中，电路设计者识别一条或多条信号路径，这些信号路径认为对于集成电路的适当操作是关键的(称作“关键路径”或“关键数据路径”)，通常是具有最大延迟的路径。对于在关键路径内的给定电路元件，设计者还相对于时钟信号转换识别目标计时裕度，即一时间段，在该时间段之前，数据信号转换应该到达电路元件。计时监视器电路(或“老化传感器”)提供在集成电路上， 以监视在每条关键路径中信号的计时。由于集成电路随时间老化，所以在每条关键路径中信号的实际计时趋于退化。当计时监视器电路确定在关键路径中的信号的实际计时裕度小于目标计时裕度时，人们可以预期电路失效可能发生，并且集成电路可以采取步骤以自校正，例如通过调整时钟频率、电压供给、或甚至在集成电路中的晶体管的本体偏压。见例如 Neil Savage 的“Intel and ARM are Exploring Self-Correction Schemes to Boost Processor Performance and Cut Power", Spectrum Online，2008 年 2 月，http://www. spectrum, ieee. org/feb08/5975,禾口 Mridul Agarwal 等的"Circuit Failure Prediction and its application to Transistor Aging，，, 25th IEEE VLSI Test Symposium, 2007 年 5月6-10日，pp. 277486，它们的每一个由此通过参考全部包括。图1是集成电路100的方块图，该集成电路100包括关键路径102和由Agarwal 等描述的计时监视器电路110。关键路径102包括电路元件104、106。计时监视器电路110 包括(i)D型触发器118，插入在关键路径102中在电路元件104之后并且在电路元件106 之前；(ii)延迟元件114，具有与沿关键路径102的这个位置的目标计时裕度相等的延迟值Te，并且连接到第一电路元件104的输出；(iii)另一个D型触发器116，连接到延迟元件 114的输出；及(iv)异或O(OR)逻辑门122，连接到触发器118、116的输出。依据用途，延迟值Te将典型地在从几百皮秒至几纳秒的范围中。计时监视器电路110通过如下而工作 将在电路元件104的输出处出现的信号112的拷贝延迟延迟值Te，将延迟的信号锁存在触发器116处，及将经XOR逻辑门122来自触发器116的输出与在触发器118的输出处出现的输出信号120相比较。然后将来自XOR逻辑门122的输出信号1 锁存到计时失效指示器寄存器1 中，该计时失效指示器寄存器IM产生输出信号128。输出信号1 然后通到控制器，该控制器可以基于输出信号128，或者调整时钟速率，或者调整集成电路的供给电压。作为第一例，假定信号112包括从逻辑值0到逻辑值1的数据转换，并且触发器 116的建立时间刚好满足(即，具有零计时裕度)，那么逻辑值1将借助于时钟CL成功地锁存到触发器116中。由于0到1转换相对于时钟CL将在某一较早时间到达触发器118的输入D，所以触发器118也将成功地锁住逻辑值1。XOR计时失效指示器寄存器1 将具有
5逻辑值0，因为两个触发器都具有相同的输出值。这个逻辑值0指示，在关键路径中的触发器118至少按由延迟值Te设置的目标时间裕度满足其建立时间。作为第二例，在信号112中的0到1数据转换比以上例子出现得晚一段短时间(例如，由于在关键路径102中在信号112上游的电路元件的老化)的场合，触发器118可能借助于时钟CL成功地锁住逻辑值1，而触发器116由于延迟值Te锁住在逻辑值0。XOR计时失效指示器寄存器126现在将具有逻辑值1，指示建立违反已经发生在触发器116中，并且触发器118具有比延迟值Te小的建立裕度。这样，计时失效将较可能发生，例如随着电路继续老化然而，在某些情况下，计时监视器电路110可能给出满足关键路径102的计时的错误指示，即使建立违反可能发生。具体地说，如果0到1转换出现得比在以上第二例中晚， 则触发器116、118可能都经历建立违反，并且错误地锁住逻辑值0。在这种情况下，XOR计时失效指示器寄存器126将错误地示出逻辑值0，因为它不能探测在两个触发器中建立违反的情形。除给出虚假否定的这种敏感性外，计时监视器电路110具有几个其它缺点。首先， 因为只使用一个延迟元件114，所以只能按该元件的延迟值Te的分辨率识别计时问题。第二，为了使计时监视器电路110测试关键路径102的计时，某一小量的数据活动必须出现在关键路径102中，以便在信号112中引起足够的数据转换而产生计时失效(或成功)指示。如果在关键路径102中有很小数据活动，那么在关键路径102中的延迟(例如，由于老化)可能发生，但由计时监视器电路110未探测到。第三，计时监视器电路典型地仅在已经完成集成电路的物理设计和静态计时分析 (包括关键路径的识别)之后，才添加到集成电路。然而，当在计时监视器电路110中的触发器118插入到关键路径102中时，关键路径102的计时和负载都受到影响。这样，电路负载和计时分析可能在放置计时监视器电路110之后需要重复，并且物理设计可能必须变化，以容纳计时监视器电路110。这样的变化对集成电路的设计方案可能具有显著影响。
发明内容
在现有技术中的问题按照本发明的原理由一种改进的计时监视器电路解决，该计时监视器电路放置在集成电路中在待被监视的关键路径附近的区域中。因而，在一个实施例中，本发明是一种集成电路，该集成电路具有用来监视在集成电路中的关键路径中的计时的监视器电路。关键路径具有目标计时裕度。监视器电路包括第一移位寄存器，该第一移位寄存器具有输入和输出，并且具有将延迟值施加到接收的信号上的延迟电路。监视器电路还包括第二移位寄存器，该第二移位寄存器具有输入和输出， 其中，第一和第二移位寄存器的输入连接在一起，以形成能够接收输入信号的信号输入节点。监视器电路也包括逻辑电路，该逻辑电路具有输出和至少两个输入，每个输入连接到第一和第二移位寄存器的输出的对应一个上。逻辑电路的输出指示是否满足目标计时裕度。在另一个实施例中，本发明是一种用来监视在集成电路中的关键路径中的计时的设备。关键路径具有目标计时裕度。设备包括(a)用来将输入信号分裂成第一路径和第二路径的装置，该第一路径包括第一移位寄存器，该第二路径包括第二移位寄存器；(b)用来将在第一路径中的输入信号延迟第一延迟的装置；(C)用来将在第二路径中的输入信号与在第一路径中的延迟的输入信号相比较的装置；及(d)用来基于比较产生输出的装置， 该输出指示是否满足目标计时裕度。在又一个实施例中，本发明是一种用来监视在集成电路中的关键路径中的计时的方法。关键路径具有目标计时裕度。输入信号被分裂成第一路径和第二路径，该第一路径包括第一移位寄存器，该第二路径包括第二移位寄存器。在第一路径中的输入信号被延迟第一延迟。将在第二路径中的输入信号与在第一路径中的延迟的输入信号相比较。最后， 基于比较产生输出，该输出指示是否满足目标计时裕度。
本发明的其它方面、特征、及优点由如下详细描述、附属权利要求书、及附图将变得更彻底地明白，在附图中，类似附图标记标识相似或相同元素。图1是现有技术计时监视器电路的示意方块图。图2是按照本发明实施例的计时监视器电路的示意方块图。图3是按照本发明另一个实施例的计时监视器电路的示意方块图，该计时监视器电路包括精密延迟探测器。图4是图3的精密延迟探测器的实施例的详细方块图。图5-7是计时图，表明在图3中表示的计时监视器电路的工作，该计时监视器电路具有在图4中表示的精密延迟探测器。
具体实施例方式图2描绘集成电路200，该集成电路200包括按照本发明一个实施例的计时监视器电路210。计时监视器电路210优选地放置成足够地靠近具有电路元件204和206的关键路径202，从而计时监视器电路210经历与在关键路径202中的电路元件相同的过程、电压、温度、及老化效应。与以上关于图1讨论的计时监视器电路110相反，图1的计时监视器电路110位于关键路径102内并且连接到其上，计时监视器电路210优选地大体独立于关键路径202 (即，没有与关键路径202共用的部件，并且除时钟CL之外不依赖于穿过关键路径202的信号，该时钟CL可以由计时监视器电路210和关键路径202共享)。计时监视器电路210包括(i)第一移位寄存器230，由D型触发器232和234形成；和(ii)第二移位寄存器M0，由D型触发器242和248形成。第二移位寄存器240还包括延迟元件对4，该延迟元件244提供延迟值TDELAY。延迟值Tdelay的设计值优选地与预定时间段相等，该预定时间段是在关键路径202中的电路元件206的目标计时裕度的函数。例如，预定时间段可以是约一个时钟周期减目标计时裕度。然而，随时间，实际延迟值Tdelay可能增大，例如由于老化效应。移位寄存器230和240的输出连接到XOR逻辑门沈0的输入，并且XOR逻辑门260 的输出连接到触发器270，该触发器270产生通到计时失效指示器观0的计时失效指示器信号。计时监视器电路210还可以包括启用/禁用电路四0，该启用/禁用电路四0只有当它接收到启用信号EN时，才将时钟信号CL通到在电路中的其它元件。启用/禁用电路 290可以如图2所示实施成AND (与)逻辑门，或者作为替代，实施成NAND (与非)、N0R(或非)、OR(或)、或M)R(异或)逻辑门(具有启用信号EN的适当极性)。
7
计时监视器电路210还可以包括产生信号224的脉冲发生器220，该信号2 用作要输入到移位寄存器230 J40的“测试数据”信号。在图2中表示的实施例中，脉冲发生器220是构造成由时钟CL驱动的二分(divide-by-2)电路(即，使其NOT-Q输出连接到其 D输入)，尽管可以采用其它适当脉冲发生器。在图2中表示的实施例中，对于每两个时钟循环，触发器222在其NOT-Q输出处产生一个输出脉冲。在触发器222的NOT-Q输出处的信号然后被分裂，并且输入到触发器232和M2的D输入。作为替代，触发器222的Q输出 (而不是NOT-Q输出)可以用来驱动触发器232和242的D输入。对于时钟CL的给定上升沿，在信号2M中的数据转换(例如，0到1)锁存到触发器232和M2中。在时钟CL的下个上升沿上，数据转换将被锁存到在未延迟的移位寄存器 230中的触发器234中。如果在延迟元件对4中的实际延迟值Tdelay不超过预定时间段加目标计时裕度(例如，实际延迟值Tdeuy不超过约一个时钟周期)，那么将不违反触发器248 的建立时间，并且在延迟的移位寄存器240中的触发器248将正确地锁存住同一数据转换。 XOR逻辑门260将在其输出处相应地产生逻辑值0，指示在包括触发器M2、延迟元件M4、 及触发器248的测试数据路径中的计时满足设计极限。因为包括触发器对2、延迟元件对4、 及触发器M8的测试数据路径放置成足够地靠近关键路径202，从而在两条路径中的元件经历相同过程、电压、温度、及老化效应，所以在XOR逻辑门260的输出处的逻辑值0假定指示在关键路径202中的计时也满足设计极限。另一方面，如果过程、电压、温度和/或老化效应已经使实际延迟值Tdelay超过预定时间段加目标计时裕度(例如，实际延迟值Tdelay超过约一个时钟周期)，那么将不再满足目标计时裕度。在未延迟的移位寄存器230中的触发器234将正确地锁存住数据转换值(例如，逻辑值1)，但在延迟的移位寄存器MO中的触发器248将锁存住错误数据转换值(例如，0)。在这种情况下，XOR逻辑门260将在其输出处产生逻辑值1，建议已经不满足在关键路径202中的计时。触发器270又将产生计时失效指示器信号，该计时失效指示器信号通到计时失效指示器观0。在实际中，延迟元件244在设计过程期间优选地从标准延迟电路(包括例如电路宏)的预定集中选择。标准延迟电路可以基于待被监视的具体目标计时裕度，提供与时钟周期的各个部分相对应的传播延迟，该具体目标计时裕度可以在计划的开始处设置。标准延迟电路优选地包含标准单元，这些标准单元具有与待被监视的集成电路的关键路径密切并行的高、标准、及低阈值电压值的混合。而且，延迟元件244可以是可调整延迟元件，从而计时监视器电路210在集成电路200的操作期间可以容纳一个范围的时钟频率。计时监视器电路210具有优于图1的现有技术计时监视器电路110的多个优点。 首先，计时监视器电路210可以在进行最终统计计时分析之前，良好地插入在物理设计中。 可以进行在集成电路上的各个关键位置中的多个放置，而没有对于关键路径的任何额外负载的添加，并且计时监视器电路210的每例在仅一个额外逻辑门的时钟信号上有另外的负载。结果，计时监视器电路210对于集成电路的统计计时分析或最终物理设计具有最小影响。第二，计时监视器电路210对于以上关于计时监视器电路110讨论的虚假否定问题不敏感，因为触发器234将始终锁存正确数据。第三，计时监视器电路210不依赖于集成电路提供数据转换以测试监视的关键路径。而是，脉冲发生器220提供通过计时监视器电路210的大量数据转换，从而频繁地测试监视的关键路径，尽管是间接地。第四，因为启用/禁用电路290接收时钟信号CL，并且将它分配给在计时监视器电路210中的剩余电路元件，将计时监视器电路210添加到集成电路上仅将单个门添加到集成电路时钟负载上。图3描绘按照本发明另一个实施例的计时监视器电路310。在图3中的计时监视器电路310与图2的计时监视器电路210相似，使类似元件使用具有相同最后两位的标号标识，不同之处在于，在计时监视器电路310中，粗略延迟元件344和连接到精密延迟输出寄存器350上的精密延迟探测器电路；346已经代替在图2中的延迟元件对4。粗略延迟元件344的延迟值选择成大约与由延迟元件244提供的大体部分相同， 而与精密延迟探测器346相关联的延迟值选择成是由延迟元件244提供的延迟值的剩余部分。这样，在图2中的计时监视器电路210中的触发器242和248之间和在图3中的计时监视器电路310中的触发器342和348之间的总路径延迟值近似相同。精密延迟探测器346 优选地适于(i)按预定分辨率，将粗略延迟元件344的实际延迟与预定时间段(该预定时间段是目标计时裕度的函数，如以上讨论的那样)相比较；和(ii)基于结果产生探测器输出信号，该探测器输出信号与在计时监视器电路310中的实际计时裕度相对应。探测器输出信号然后通到精密延迟探测器寄存器350。在优选实施例中，精密延迟探测器346适于， 不仅探测与粗略延迟元件344相关联的实际延迟量的增大，而且也探测这样的延迟量的减小。在这样做时，精密延迟探测器346也能够评估在计时监视器电路310中的实际计时裕度的增大和减小。图4描绘图3的精密延迟探测器电路346的示范实施例。如图4所示，精密延迟探测器电路；346包括串联连接的九个延迟线元件(DLEMoetl-^e8、九个触发器如知-仙知、及八个XOR逻辑门404-402^到触发器40、和到DLE 4060的输入连接到信号TRIN，该信号 TRin从在图3中的粗略延迟元件344的输出取得。来自DLE406q-4067的输出分别连接到触发器404q-4048的D输入和DLE406q-40 的输入。DLE 4068提供成使得DLE 4067的输出负载与DLE406Q-40%的输出负载相同。这样，不使用来自DLE 40 的输出。在这种配置中，输入信号TRin沿由DLE 406Q-40 形成的延迟线向下传播。DLE 4060-4068和触发器404q-4048形成“温度计”寄存器。在具有一组η个输出位的温度计寄存器中，第0至第i输出位全部是高，而输出位的其余部分(即，第i+Ι至第n-1输出位)全部是低(或者反之亦然)。温度计寄存器输出位的值的转换点(例如，从逻辑值1到逻辑值0) 指示，在当时钟信号CL到达触发器404q-4048时的时刻，输入信号TRin沿由DLE 4060-4068 形成的延迟线已经向下传播多远。来自触发器404q-4048的依次对的Q输出连接到XOR逻辑门402。-4027的相应输入上。XOR逻辑门402。-4027又分别产生输出位Btl-B7，这些输出位Btl-B7提供粗略延迟元件 344的实际延迟的测量。DLE 406^4068、触发器如知-仙知、及XOR逻辑门402^-402,因而形成“一个热”寄存器，在该“一个热”寄存器中，只有一个输出位是高(即“ 1”)，而其余是低 (即“0”)(或者反之亦然)。在输出位Btl-B7内的高输出位的位置指示，在当时钟信号CL到达触发器404q-4048时的时刻，输入信号TRin沿由DLE 4060-4068形成的延迟线已经向下传播多远。
然后将输出位Btl-B7存储在精密延迟探测器寄存器350中，以便例如由IC计时控制器(未表示)使用。IC计时控制器然后可以使用由输出位Btl-B7提供的计时信息，以例如基于计时信息调整集成电路时钟的速率或电源电压。例如，如果目标计时裕度已经满足过大裕度，那么可以增大时钟速率，而不用害怕在关键路径202中产生计时差错。另一方面， 如果不满足目标计时裕度，则可以减小时钟速率，以便改进在关键路径202中的计时。探测器电路346的输出信号TRqut可以从来自DLE 4060-4068的输出的任何一个连接到图3的触发器348的D输入。在集成电路的设计期间，根据设计者希望探测到成功 (即，较早)或不成功(即，较晚)计时的程度，可以选择用作用于输出信号TRqut的连接的具体DLE输出，如下面进一步解释的那样。在图4中表示的实施例中，例如，在DLE 406^3 输出处直接取得输出信号TRot。作为替代，来自DLE 406^-40 的输出可以连接到9X1选择开关(未表示)，并且来自选择开关的输出可以取作输出信号TRoUT。选择开关可以是有源门复用器、传输门 (Tgate)复用器、三稳态缓冲器复用器、或其它适当选择开关或复用器。在这个替代实施例中，选择开关可以基于例如来自计时控制器的控制信号，选择来自DLE^etlIOh的输出的任一个，以用作输出信号TRot。参照分别由在图5-7中表示的计时图表明的如下三种情形，可以进一步理解在图 3中表示的计时监视器电路310和在图4中表示的精密延迟探测器电路346的操作。情形1 满足目标计时裕度而没有过量裕度图5表明情形1的计时，在该情形1下，满足目标计时裕度而没有过量裕度。在情形1下，⑴从时钟CL到触发器342的输出Q的延迟、(ii)通过粗略延迟元件344的延迟、 及(iii)通过精密延迟探测器346的延迟(例如，信号TRin行进到信号TRott的时间)的总和的设计值选择成，与大约一个时钟周期相等(即，假定目标计时裕度最小，从而很小或没有空闲存在)。数据逻辑值1在时钟CL的第一上升沿上被锁存到在图3中的触发器332和342 中，如在图5中的计时图中的时刻、处所示。相应地，触发器332和342的Q输出从逻辑值0转换到逻辑值1。刚好在图5中的时刻t2处时钟CL的第二上升沿之前，通过设计，跨整个粗略延迟元件344和在精密延迟探测器346中的前两个DLE40~和406i的输出将观察到0到1转换。 在时钟CL的第二上升沿(在时刻、处)，在最靠近TRin输入的前两个DLE( S卩，DLE 40 和 406!)的输出处，将观察到逻辑值1。七个剩余DLE 4062-40 的输出将全部显示逻辑值0。 时钟CL的第二上升沿也将把逻辑值1寄存到在图3中的触发器334和348中，从而计时失效指示器380将最终寄存逻辑值0，指示已经满足计时约束条件。时钟CL的第二上升沿也将把逻辑值1寄存到触发器40^-404中，并且把逻辑值0寄存到在图4中的触发器4043-4048中。相应地，由XOR逻辑门402。-4027输出的位值 B
将分别具有逻辑值{00100000}。逻辑值1的化位值指示，在时钟CL的第二上升沿的时刻处，0到1转换发生在第三DLE (DLE 4062)内。换句话说，到DLE 4062的输入(以及来自DLE 406i的输出)是逻辑值1，并且来自DLE 40 的输出在时钟CL的第二上升沿的时刻(时刻t2)处具有逻辑值0。在这种情况下，这些XOR输出位值(B
= {0010 0000}) 指示，以最小可探测过量裕度满足目标计时裕度。
10
情形2 满足目标计时裕度而具有显著过量裕度图6表明情形2的计时，在该情形2下，满足目标计时裕度而具有显著过量裕度。 在情形2下，如在情形1下那样，⑴从时钟CL到触发器342的输出Q的延迟、(ii)通过粗略延迟元件344的延迟、及(iii)通过精密延迟探测器346的延迟的总和的设计值选择成， 与大约一个时钟周期相等(即，假定目标计时裕度最小，从而很小或没有空闲存在)。然而， 在情形2下，假定随时间的时钟分配减慢和/或数据路径加速的组合已经导致0到1转换沿延迟线发生得远比原始设计的靠下。初始地，数据逻辑值1在时钟CL的第一上升沿上被记录到触发器332和342中，如在图6中的计时图中的时刻、处所示。相应地，触发器332和342的Q输出从逻辑值0转换到逻辑值1。刚好在时刻t2处时钟CL的第二上升沿之前，跨整个粗略延迟元件344和在精密延迟探测器电路346中的延迟线的前七个DLE 4060和40 的输出观察到0到1转换。 在图6中的时刻t2处，在时钟CL的第二上升沿处，在最靠近输入TRin的前七个DLE (即，DLE 4060和4066)的输出处，将观察到逻辑值1。剩余DLE 4067和40 的输出将显示逻辑值0。 时钟CL的第二上升沿也将把逻辑值1寄存到在图3中的触发器334和348中，并且计时失效指示器380将最终寄存逻辑值0，指示满足该计时约束条件。时钟CL的第二上升沿也将把逻辑值1寄存到触发器404^401中，并且把逻辑值 0寄存到在图4中的触发器4048中。相应地，XOR输出位值B
将分别具有值{0000 0001}。这里，逻辑值1的第八个位值$指示，在时钟CL的第二上升沿的时刻(时刻t2)处， 0到1转换发生在第八DLE 4067内。换句话说，到DLE 4067的输入(以及来自DLE 4066的输出)是逻辑值1，而来自DLE 4067的输出在时钟CL的第二上升沿的时刻处具有逻辑值0。 这些XOR输出位值表示，以最大可探测过量裕度满足目标计时裕度。在这种情况下，最大可探测过量裕度近似是五个DLE延迟。情形3 不满足计时而具有建立违反图7表明情形3，在该情形3下，不满足目标计时裕度，并且探测到建立违反。在情形3下，如在情形1和2下那样，⑴从时钟CL到触发器342的输出Q的延迟、(ii)通过粗略延迟元件344的延迟、及(iii)通过精密延迟探测器346的延迟的总和的初始值选择成， 与大约一个时钟周期相等(即，假定目标计时裕度最小，从而很小或没有空闲存在)。然而， 在情形3下，随时间的时钟分配加速和/或数据路径减慢的组合已经导致，0到1转换沿延迟线向上发生得如此远，以至于超过目标计时裕度，并且建立违反发生。在情形3下，在图7中的时刻、处，逻辑值1在时钟CL的第一上升沿上被记录到触发器332和342中。相应地，触发器332和342的Q输出从逻辑值0转换到逻辑值1。刚好在时刻t2处时钟CL的第二上升沿之前，跨整个粗略延迟元件344和在延迟线的第一 DLE 4060的输出处观察到0到1转换。在时刻t2处，在时钟CL的第二上升沿处，在最靠近输入 TRin的第一 DLE (即，DLE406。)的输出处，将观察到逻辑值1。八个剩余DLE 406r4068的输出将都显示逻辑0。时钟CL的第二上升沿也将把逻辑值1寄存到在图3中的未延迟的移位寄存器330中的触发器334中。然而，时钟CL的第二上升沿将把逻辑值0寄存到在图3中的延迟的移位寄存器340的触发器348中。作为结果，计时失效指示器380将最终寄存逻辑值1，指示计时失效已经发生并且已经不满足目标计时裕度。在时刻t2处的时钟CL的第二上升沿也将把逻辑值1寄存到触发器404^401中，并且把逻辑值0寄存到在图4中的触发器4042-4048中。相应地，XOR输出位值B
将分别具有值{0100 0000}。这里，逻辑值1的输出位值B1指示，在时钟CL的第二上升沿的时刻(时刻t2)处，0到1转换发生在第二 DLE 406!内。换句话说，在时钟CL的第二上升沿的时刻处，到DLE 406!的输入(和来自DLE 4060的输出)具有逻辑值1，并且来自DLE 406i 的输出具有逻辑值0。这些输出位值B
表示，不满足目标计时裕度，并且近似一个DLE 延迟量级的建立违反已经发生。图3和4的实施例，像图2的实施例，具有优于现有技术的多个优点。作为初始问题，图3和4的实施例共享以上描述的图2的优点的全部。另外，图3和4的实施例不仅提供是/否计时失效指示符，而且也提供实际计时裕度的数值测量(正的和负的)。而且，通过调整粗略延迟344和/或延迟线元件的数量和它们的对应触发器和XOR逻辑门，可以调整计时裕度测量的范围。况且，通过在计时监视器电路310的操作期间使粗略路径延迟元件344是可调整的，可以容纳一个范围的时钟频率。最后，通过在精密延迟探测器电路346 中改变输出TRot相对于DLE的位置，可管理正到负计时裕度测量能力的相对范围。尽管在具有XOR逻辑门沈0、360的电路的背景中已经描述了本发明，但使用其它类型的逻辑门，如非M)R(NXOR)门，也可实施本发明。另外，尽管在图4中所示的精密延迟探测器电路346包括九个DLE 406。-4068、九个触发器404q-4048及八个XOR逻辑门402。_4027，但在实际中，根据对于特定用途希望的精密延迟分辨率的量，可以使DLE、触发器、及XOR逻辑门的量比在图4中表示的那些大或小。而且，尽管在以上在图2和3中描绘的实施例中，数据信号224、324由脉冲发生器 220、320产生，但应该认识到，脉冲发生器220的使用是可选的。因而，在本发明的一个实施例中，横穿关键路径202的数据信号(例如，来自电路元件204的输出信号)可以分裂，并且用作数据信号224，该数据信号2M输入到触发器232、242和/或332、342。本发明可以实施成基于数字(或模拟和数字的混合的)电路的过程，包括作为单个集成电路(如ASIC或FPGA)、多芯片模块、单个卡、或多卡电路组的可能实施。如对于本领域的技术人员显然的那样，作为在软件程序中的处理块也可以实施电路元件的各种功能。这样的软件可以用在例如数字信号处理器、微控制器、或通用计算机中。也为了本说明书的目的，术语“couple(耦接)”、“C0Upling(耦接)”、 “coupled(耦接)”、“connect (连接)，，、“connecting(连接)”、或“connected(连接)”是指在技术中已知的或以后开发的任何方式，按照该方式，允许能量在两个或更多个元件之间传递，并且想到一个或多个另外元件的插入，尽管不要求。相反，术语“直接耦接”、“直接连接”等等意味着这样附加元件的缺少。信号和对应节点或端口可以由相同名称指示，并且为了这里的目的是可互换的。除非另外清晰地指出，每个数字值和范围应该解释成是近似的，就像字词“大约” 或“近似”在值或范围的值前面。将进一步理解，由本领域的技术人员可以进行细节、材料、及零件布置的各种变化，而不脱离本发明的范围，为了解释本发明的性质，已经描述和表明了这些细节、材料、及零件布置。相反，本发明的范围表达在如下权利要求书中。在图2的移位寄存器240具有延迟元件244和图3的移位寄存器340具有延迟元件344和346的背景中已经描述了本发明。一般地，本发明的移位寄存器可借助于任何适当电路实施，该电路将适当延迟量添加到通过移位寄存器传播的信号上。在权利要求书中附图标号和/或附图标记的使用打算识别要求保护主题的一个或多个可能实施例，以便促进权利要求书的解释。这样的使用不一定解释成将那些权利要求的范围限于在对应附图中表示的实施例。应该理解，这里叙述的示范方法的步骤不一定要求按描述的顺序进行，并且这样的方法的步骤的顺序应该理解成仅仅是示范性的。同样，附加步骤可以包括在这样的方法中，并且在与本发明的各个实施例相一致的方法中，可以省略或组合某些步骤。尽管在如下方法权利要求书中的元素，如果有的话，按具有对应标号的特定顺序讲述，除非权利要求讲述另外意味着用来实施这些元素的某些或全部的特定顺序，这些元素不一定打算限于按该特定顺序实施。这里对于“一个实施例”或“实施例”的参考是指，联系实施例描述的特定特征、结构、或特性可包括在本发明的至少一个实施例中。在本说明书中的各个地方短语“在一个实施例中”的出现未必都指同一实施例，分离或替代实施例也不一定相互排除其它实施例。 这同样适用于术语“实施”。
权利要求
1.一种集成电路，具有用来监视在集成电路中的关键路径(例如，202)中的计时的监视器电路(例如，210、310)，关键路径具有目标计时裕度，所述监视器电路包括第一移位寄存器(例如，240、340)，具有输入和输出，第一移位寄存器包括将延迟值施加到接收的信号上的延迟电路(例如，244、344/346)；第二移位寄存器(例如，230、330)，具有输入和输出，其中，第一和第二移位寄存器的输入连接在一起，以形成能够接收输入信号(例如，2M、3M)的信号输入节点；及逻辑电路(例如，260、360)，具有输出和至少两个输入，每个输入连接到第一和第二移位寄存器的输出的对应一个，其中，逻辑电路的输出指示是否满足目标计时裕度。
2.根据权利要求1所述的集成电路，其中如果延迟值小于预定时间段加目标计时裕度，那么逻辑电路产生指示已经满足目标计时裕度的输出(例如，280、380)，并且如果延迟值大于预定时间段加目标计时裕度，那么逻辑电路产生指示还未满足目标计时裕度的输出(例如，280、380)。
3.根据权利要求2所述的集成电路，其中，如果输入脉冲插入在信号输入节点处，那么(i)第一移位寄存器在其输出处产生第一脉冲； ( )第二移位寄存器在其输出处产生第二脉冲；及(iii)只有第一脉冲与第二脉冲在时间方面分离比预定时间段加目标计时裕度大的时间量时，逻辑电路才产生指示还未满足目标计时裕度的输出。
4.根据权利要求1所述的集成电路，其中，逻辑电路是M)R逻辑门和NXOR逻辑门之一。
5.根据权利要求1所述的集成电路，还包括脉冲发生器(例如，220、320)，适于在连接到信号输入节点的输出处提供输入信号。
6.根据权利要求1所述的集成电路，其中，监视器电路(i)大体独立于关键路径；并且(ii)布置得足够靠近在集成电路中待被监视的关键路径，从而还未满足目标计时裕度的指示表明在关键路径中存在计时问题。
7.根据权利要求1所述的集成电路，其中 第一移位寄存器包括第一触发器(例如，242、342)，具有输出和连接到信号输入节点的输入； 延迟电路，连接到第一触发器的输出；及第二触发器(例如，248、348)，具有连接到延迟电路的输入；以及第二移位寄存器包括第三触发器(例如，232、332)，具有输出和连接到信号输入节点的输入；和第四触发器(例如，234、334)，具有连接到第三触发器的输出的输入。
8.根据权利要求7所述的集成电路，其中，延迟电路包括 粗略延迟元件(例如，344)，适于提供粗略延迟值；和精密延迟探测器电路(例如，346)，适于基于粗略延迟值产生指示满足目标计时裕度的程度的输出信号。
9.根据权利要求8所述的集成电路，其中，精密延迟探测器电路包括延迟线，具有输入和串联连接的多个延迟线元件(例如，406^-40 ),每个延迟线元件具有输入和输出。
10.根据权利要求9所述的集成电路，其中，精密延迟探测器电路还包括多个触发器(例如，40^-404^,—个或多个触发器具有输入和输出，每一个触发器的输入连接到对应延迟线元件的输入，其中多个触发器的输出指示满足目标计时裕度的程度。
11.根据权利要求10所述的集成电路，其中，精密延迟探测器电路还包括多个逻辑门(例如，402。-4027)，每个逻辑门具有至少两个输入，这两个输入分别连接到在沿延迟线串联的多个触发器中的对应相邻触发器对的输出，其中至少一个逻辑门的输出指示满足目标计时裕度的程度。
12.—种用来监视在集成电路中的关键路径中的计时的方法，关键路径具有目标计时裕度，所述方法包括(a)将输入信号分裂成第一路径和第二路径，所述第一路径包括第一移位寄存器(例如，240、340)，所述第二路径包括第二移位寄存器(例如，230、330)；(b)将在第一路径中的输入信号延迟第一延迟；(c)将在第二路径中的输入信号与在第一路径中的延迟的输入信号相比较；及(d)基于比较产生输出(例如，280、380)，所述输出指示是否满足目标计时裕度。
13.根据权利要求12所述的方法，其中，将在第二路径中的输入信号与在第一路径中的延迟的输入信号相比较，包括对于来自第一路径和第二路径的输出进行逻辑运算。
14.根据权利要求12所述的方法，其中如果在第一路径中的输入信号相对于在第二路径中的输入信号被延迟比预定时间段加目标计时裕度小的时间量，那么产生的输出指示已经满足目标计时裕度，并且如果在第一路径中的输入信号相对于在第二路径中的输入信号被延迟比预定时间段加目标计时裕度大的时间量，那么产生的输出指示还未满足目标计时裕度。
15.根据权利要求12所述的方法，还包括探测是否目标计时裕度的程度。
16.根据权利要求15所述的方法，其中，探测是否目标计时裕度的程度包括在将在第一路径中的输入信号延迟第一延迟之后，由在延迟线中的多个延迟元件依次延迟输入信号；并且对于在延迟线中的每个延迟元件，产生与在延迟元件的输入处的信号状态相对应的输出信号。
17.根据权利要求16所述的方法，其中，探测是否目标计时裕度的程度还包括对于与在延迟线中的延迟元件的依次对相对应的输出信号的每个依次对进行逻辑运算，以基于输出信号的依次对，确定在由时钟信号确定的时刻处，输入信号是否已经到达在延迟线中的对应延迟元件；并且输出与输出信号的至少一个依次对相对应的逻辑运算的结果。
18.一种用来监视在集成电路中的关键路径中的计时的设备，关键路径具有目标计时裕度，所述设备包括(a)用来将输入信号分裂成第一路径和第二路径的装置，所述第一路径包括第一移位寄存器，所述第二路径包括第二移位寄存器；(b)用来将在第一路径中的输入信号延迟第一延迟的装置；(C)用来将在第二路径中的输入信号与在第一路径中的延迟的输入信号相比较的装置；及(d)用来基于比较产生输出的装置，所述输出指示是否满足目标计时裕度。
全文摘要
公开了一种集成电路，该集成电路具有用来监视在关键路径中的计时的监视器电路，该关键路径具有目标计时裕度。监视器电路具有两个移位寄存器，其中的一个包括延迟元件，该延迟元件将延迟值施加到接收的信号上。到两个移位寄存器的输入形成能够接收输入信号的信号输入节点。监视器电路也具有逻辑门，该逻辑门具有输出和至少两个输入，每个输入连接到两个移位寄存器的输出的对应一个上。逻辑门的输出指示是否满足目标计时裕度。
文档编号H03K5/19GK102292912SQ200980155334
公开日2011年12月21日 申请日期2009年1月27日 优先权日2009年1月27日
发明者J·D·可里帕拉, R·P·马丁, R·穆斯卡瓦格, S·A·瑟甘 申请人:艾格瑞系统有限公司