专利名称：具动态加速追相功能的延迟锁相回路电路及方法
具动态加速追相功能的延迟锁相回路电路及方法技术领域
本发明有关一种延迟锁相回路(Delay Locked Loop,DLL)电路，更明确地说，有关 一种具动态加速追相功能的延迟锁相回路电路。
背景技术：
于现有技术中，为了增加延迟锁相回路电路的稳定性，会在延迟锁相回路电路中 加入除频器，以避免当输入周期信号的频率过高时产生不稳定的情况。然而，加入除频器的 延迟锁相回路电路的追相速度会因为周期信号被除频而降低。如此一来，延迟锁相回路电 路要锁到输入周期信号的相位的时间便会增长，而降低延迟锁相回路电路的效能。换句话 说，若除频器的除数过低，延迟锁相回路电路的稳定度也会较低；若除频器的除数过高，延 迟锁相回路电路的效率也会降低。因此，在现有技术中，固定除数的除频器必定会让延迟锁 相回路电路的效率降低或稳定度降低，而造成使用者的不便。发明内容
本发明提供一种具动态加速追相功能的延迟锁相回路电路。该延迟锁相回路电路 包含一电压控制延迟线电路，用来接收一输入周期信号与一控制电压，并根据该控制电压 延迟该输入周期信号以产生一输出周期信号；一预定延迟电路，用来以一预定时间长度延 迟该输出周期信号，以产生一反馈周期信号；一可调除数除频电路，用来分别对该输入周期 信号与该反馈周期信号除频，以分别产生一除频输入周期信号与一除频反馈周期信号；一 相位/频率检测器，用来比较该除频输入周期信号与该除频反馈周期信号的相位，以据以 产生一上升信号或一下降信号；以及一电荷帮浦，用来根据该上升信号与该下降信号，调整 该控制电压；其中该可调除数除频电路检测该输入周期信号于该延迟锁相回路电路中的总 回路延迟，以据以产生一最佳除数，来分别对该输入周期信号与该反馈周期信号进行除频。
本发明另提供一种动态调整一延迟锁相回路电路的追相速度以提升该延迟锁相 回路电路的性能的方法。该方法包含检测一输入周期信号于该延迟锁相回路电路中的一总 回路延迟；根据该总回路延迟，设定一最佳除数；以及于该延迟锁相回路电路的锁相阶段 中，以该最佳除数对该输入周期信号与相对应于该输入周期信号的一反馈周期信号进行除 频。
图1为本发明的具有动态加速追相功能的延迟锁相回路电路的示意图2为本发明的具有动态加速追相功能的延迟锁相回路电路于运作时的示意图3为本发明的可调除数除频电路的示意图4为本发明的可调除数除频电路的电路实施例的示意图5为本发明的延迟锁相回路电路使用可调除数除频电路时内部信号的时序图。
其中，附图标记
100延迟锁相回路电路
110可调除数除频电路
120相位/频率检测器
130电荷帮浦
140电压控制延迟线电路
150预定延迟电路
SUP上升信号
SDN下降信号
CLKIN、CLKFB, CLKOUT, CLKIN_DV、CLKFB_DV 周期信号
VX 控制电压
TA, TB时间长度
111,410 计时器
112、420最佳除数检测电路
113、430 除频器
421最佳除数检测器
422最佳除数缓存器
423逻辑运算电路
4221延迟电路
INVl INVlO 反相器
Fl F8触发器
Gl GlO逻辑门
LT栓锁器
IDl ID4除数输入端
DVl DV4 除数
SRSTl除数重置信号
SRST2检测重置信号
SST开始信号
SSTB反相开始信号
MUX多任务器具体实施方式
有鉴于此，本发明提出一种具有动态加速追相功能的延迟锁相回路电路，以可调 整除数的除频器来除频，以同时提高延迟锁相回路电路的稳定性与效率。
请参考图1。图1为本发明的具有动态加速追相功能的延迟锁相回路电路100的示 意图。如图1所示，延迟锁相回路电路100包含一可调除数除频电路110、一相位/频率检 测器(Phase/Frequency Detector，PFD) 120、一电荷帮浦 130、一电压控制延迟线(Voltage Control Delay Line, VCDL)电路 140，以及一预定延迟电路 150。
可调除数除频电路110接收输入周期信号CLKin与反馈周期信号CLKfb,并分别将 输入周期信号CLKin与反馈周期信号CLKfb除频，以分别输出除频输入周期信号CLKin dv与除频反馈周期信号CLKFB—DV。
相位/频率检测器120接收除频输入周期信号CLKin DV与除频反馈周期信号CLKfb DV，并比较除频输入周期信号CLKindv与除频反馈周期信号CLKfb dv,以据以输出上升信号 或下降信号SDN。当除频输入周期信号CLKin dv的相位领先于除频反馈周期信号CLKfb dv时， 相位/频率检测器120输出上升信号Sup ；当除频输入周期信号CLKin dv的相位落后于除频 反馈周期信号CLKfb dv时，相位/频率检测器120输出下降信号^。
电荷帮浦130输出一控制电压\。当电荷帮浦130接收到上升信号时，电荷帮 浦130提升控制电压Vx ；当电荷帮浦130接收到下降信号Sdn时，电荷帮浦130降低控制电 压Vx。
电压控制延迟线电路140接收输入周期信号CLKin,并根据控制电压\，延迟输入 周期信号CLKin,以产生输出周期信号CLKott。当控制电压Vx上升时，电压控制延迟线电路 140对输入周期信号CLKin的延迟下降；当控制电压Vx下降时，电压控制延迟线电路140对 输入周期信号CLKin的延迟上升。
预定延迟电路150接收输出周期信号CLKqut,并以一预定延迟时间来延迟输出周 期信号CLKot,以据以产生反馈周期信号CLKfb。
请参考图2。图2为说明本发明的具有动态加速追相功能的延迟锁相回路电路100 于运作时的示意图。如图2所示，当本发明的延迟锁相回路电路100被启动之后，会先进入 检测阶段，然后进入追相阶段，最后进入锁相阶段。延迟锁相电路100被启动后若进入休 眠模式，则会在休眠模式结束后再度进入追相阶段，然后再进入锁相阶段。值得注意的是， 检测阶段与追相阶段的时间长度皆分别固定为时间长度Ta与Tb，而上述阶段的时间长度可 以一计时器来完成。在检测阶段中，可调除数除频电路110并不会进行除频(意即除数为 “1”)；可调除数除频电路110会检测延迟锁相回路电路100的总回路延迟，以判断在锁相阶 段时能够将除数设定至一最佳除数，进而让延迟锁相回路电路100在锁相阶段时的稳定度 能够最高且效率亦不会降低。更明确地说，在检测阶段时，延迟锁相回路电路100会释放输 入周期信号CLKin的一个脉冲信号至延迟锁相回路电路100中，再根据反馈周期信号CLKfb 对应于该脉冲信号所产生的脉冲信号，判断在延迟锁相回路电路100中的总回路延迟，如 此便能得知可调除数除频电路110的除数的最佳值(最佳除数)。在追相阶段时，可调除数 除频电路110同样亦不会进行除频，如此便可让延迟锁相回路电路100的追相速度为最快 而能够缩短需要锁相的时间。因此，在锁相阶段时，可调除数除频电路110便能根据最佳除 数，对输入周期信号CLKin与反馈周期信号CLKfb进行除频。此外，在锁相阶段时，可调除数 除频电路110除频的方式可以是直接将除数设定为最佳除数来对输入周期信号CLKin与反 馈周期信号CLKfb进行除频，或者，将除数设定从“ 1 ”开始逐渐增加至最佳除数，如此便不会 造成除数瞬间有巨大变化而让延迟锁相回路电路100产生不稳定的情况。
请参考图3。图3为说明本发明的可调除数除频电路110的示意图。如图3所示， 可调除数除频电路110包含一计时器111、一最佳除数检测电路112，以及一除频器113。
计时器111用来计时以指出延迟锁相回路电路100处于检测阶段、追相阶段，或锁 相阶段，同时并告知最佳除数检测电路112。
最佳除数检测电路112则于检测阶段检测所释放的输入周期信号CLKin的脉冲信 号在延迟锁相回路电路100中的总回路延迟，以得出一最佳除数，并输出一指定除数。最佳除数检测电路112在追相阶段时所输出的指定除数较低(如指定除数等于“1”)，而在锁相 阶段时则会将所输出的指定除数的数值逐渐提升至最佳除数。
除频器113则接收最佳除数检测电路112所输出的指定除数，并据以将输入周期 信号CLKin与反馈周期信号CLKfb除频以产生除频输入周期信号CLKin dv与除频反馈周期信 巧 CLKFB—DVO
请参考图4。图4为说明本发明的可调除数除频电路400的电路实施例的示意图。 可调除数除频电路400以最大除数为“4”来进行设计。如图4所示，可调除数除频电路400 包含计时器410、最佳除数检测电路420以及除频器430。
计时器410在延迟锁相回路电路100被启动后开始计时以据以输出开始信号&τ、 切换信号^以及除数重置信号^ 。更明确地说，开始信号Sst在延迟锁相回路电路100的 检测阶段内表示“开始”(如逻辑1)；开始信号Sst在其余阶段皆表示“关闭”(如逻辑0)。 切换信号Ssw在延迟锁相回路电路100要进入锁相阶段时开始进行切换，意即切换信号 在锁相阶段内会产生转态(如上升缘)，以逐渐切换除频器430所使用的除数。
最佳除数检测电路420包含一最佳除数检测器421、一最佳除数缓存器422，以及 一逻辑运算电路423。最佳除数检测器421包含反相器INV1、栓锁器LT、逻辑门( 与(；4、多 任务器MUX，以及触发器F1 F5。栓锁器LT包含逻辑门G1与(；2。最佳除数缓存器422包含 延迟电路4221以及触发器F6 F8。延迟电路4221包含INV2 INV4。逻辑运算电路423 包含逻辑门G5 G10以及反相器INV5 INV100逻辑门G1与G2为或非门(NOR gate)、逻辑 门& Gltl为与非门(NANDgate)。触发器F1 F8为D型触发器且为上升缘触发，且触发器 F1 F8皆包含一数据输入端D、一数据输出端Q，以及一频率输入端CK。延迟电路4221的 设置为使触发器F6 F8的频率输入端CK所接收的频率信号与触发器F1 f5的频率输入 端CK所接收的频率信号同步，因此其中的反相器的数量可根据实际需求而变更。
反相器INV1接收开始信号^并据以反相，而产生反相开始信号&TB。栓锁器LT 的两输入端分别接收反馈周期信号CLKfb以及反相开始信号，其输出端耦接于逻辑门(^4 的一输入端。多任务器MUX的控制端C接收开始信号&τ。当开始信号^^表示开始(逻辑 1)时，多任务器MUX将其输入端I1耦接于其输出端0 ；反之，多任务器MUX将其输入端I2耦 接于其输出端0。此外，多任务器MUX的输入端I1耦接于逻辑门；多任务器MUX的输入 端I2接收切换信号Ssw ；多任务器MUX的输出端0耦接于触发器F1 F5的频率输入端CK。 除频器430包含四除数输入端Idi Id4、两输入端I1与12，以及两输出端O1与02。除频器 430的四除数输入端Idi Id4分别耦接于逻辑运算电路423的反相器INV7 INVltl的输出 端；除频器430的输入端I1接收输入周期信号CLKin、除频器430的输入端I2接收反馈周期 信号CLKfb ；除频器430的输出端O1输出除频输入周期信号CLki dv、除频器430的输出端仏 输出除频反馈周期信号CLKFB—DV。除频器430根据除数输入端Idi Id4上的信号的逻辑来 决定除数。更明确地说，当除数输入端Idi上的信号的逻辑为1时，除频器430的除数为1 ； 当除数输入端Id2上的信号的逻辑为1时，除频器430的除数为2 ；当除数输入端Id3上的信 号的逻辑为1时，除频器430的除数为3 ；当除数输入端Id4上的信号的逻辑为1时，除频器 430的除数为4。举例来说，当除数输入端Id3上的信号的逻辑为1时，则除频器430分别将 输入周期信号CLKin与反馈周期信号CLKfb的频率除3以得出除频输入周期信号CLKin dv (其 频率等于输入周期信号CLKin的频率的三分之一)与除频反馈周期信号CLKfb dv(其频率等7于反馈周期信号CLKfb的频率的三分之一)。此外，值得注意的是，触发器F1的数据输入端 D接收逻辑1 ；逻辑门&的一输入端接收逻辑1。
当开始信号Sst表示“开始”(逻辑1)时，意即反相开始信号为逻辑0，表示延 迟锁相回路电路100处于检测阶段，此时多任务器MUX的输入端I1耦接于其输出端0，且输 入周期信号CLKin可以通过逻辑门( 与&传送至多任务器MUX的输入端I1,因此最佳除数 检测器421中的触发器F1 F5可以被输入周期信号CLKin的上升缘给触发以将触发器F1的 数据输入端D所接收的数据(逻辑1)依序传送并提供给最佳除数缓存器422中的触发器 F6 F8。当延迟锁相回路电路100所释放的输入周期信号CLKin的一个脉冲信号所对应的 反馈周期信号CLKfb对应地产生上升缘时，则栓锁器LT输出逻辑1至逻辑门而使得输入 周期信号CLKin无法再通过逻辑门传送至触发器F1 F5。也就是说，当延迟锁相回路电 路100所释放的输入周期信号CLKin的一个脉冲信号经过延迟锁相回路电路100的整个回 路回到可调除数除频电路400时，触发器F1 &传递数据(逻辑1)的动作即停止。因此 逻辑运算电路430便可根据最佳除数缓存器422中的触发器F6 F8的状态来进行逻辑运 算以于反相器INV7 INVltl分别输出除数DV1 DV4至除频器430的除数输入端Idi ID4。 除频器430再根据除数DV1 DV4的逻辑状态来选择所要使用的除数，而此时所选用的除数 即为最佳除数。
当开始信号^表示“关闭”(逻辑0)时，表示检测阶段结束，要进入追相阶段。此 时，多任务器MUX的输入端I2耦接于其输出端0，意即触发器F1 F5的频率输入端CK会接 收到切换信号&w，且此时计时器410会发出逻辑1的除数重置信号Sksti至最佳除数检测器 421的触发器F1 F5以清除所有数据来将除频器430的除数设定为1 (意即于此状态下只 有除数DV1为逻辑1)。而在追相阶段中，切换信号Ssw不动作以保持除频器430的除数维持 为1。当追相阶段结束要进入锁相阶段时，切换信号开始进行转态以产生上升缘来触发 最佳除数检测器421中的触发器Fi F5传送数据，以依序将除数递增。更明确地说，当延 迟锁相回路电路100刚进入锁相阶段时，除频器430所使用的除数仍为1 (意即除数DV1的 逻辑为1)，此时切换信号Ssw进行第一次转态以产生第一个上升缘以让除频器430所使用 的除数变成2 (意即除数DV2的逻辑为1)…以此类推，直至除频器430所使用的除数为最佳 除数为止。
此外，若要重新检测最佳除数，则检测重置信号Skst2表示“重置”(如逻辑1)，以清 除最佳除数缓存器422中触发器F6 F8的数据，如此便可重新检测最佳除数。
请参考图5。图5为说明本发明的延迟锁相回路电路使用可调除数除频电路400 时内部信号的时序图。如图5所示，在检测阶段中，对应于输入周期信号CLKin所释放的脉 冲信号，反馈周期信号CLKfb于输入周期信号CLKin所释放的脉冲信号之后的第四个上升缘 之前产生对应的脉冲信号，因此可据以判断最佳除数为3 (DV3为逻辑1)。在检测阶段结束 后，当延迟锁相回路电路100 —进入追相阶段，除数重置信号Sksti表“重置”(逻辑1)以将 除频器所使用的除数设为1(不除频)，如此可加速延迟锁相回路电路100追相的速度。在 追相阶段结束后，当延迟锁相回路电路100 —进入锁相阶段，切换信号Ssw开始进行转态以 产生上升缘。如此以将除频器所使用的除数逐渐增加，以提高延迟锁相回路电路的稳定度。
综上所述，本发明所提供的延迟锁相回路电路，具有动态加速追相的功能，在检测 阶段可检测延迟锁相回路电路的总回路延迟以决定最佳除数、在追相阶段可以以最低除数来对周期信号除频以达到最快的追相速度，且在锁相阶段可以逐渐调整除频器的除数来提 高延迟锁相回路电路的稳定性，如此方可提供给使用者更大的便利性。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利保护范围所做的均等变 化与修改，皆应属本发明的涵盖范围。
权利要求
1.一种具动态加速追相功能的延迟锁相回路电路，其特征在于，包含一电压控制延迟线电路，用来接收一输入周期信号与一控制电压，并根据该控制电压 延迟该输入周期信号以产生一输出周期信号；一预定延迟电路，用来以一预定时间长度延迟该输出周期信号，以产生一反馈周期信号；一可调除数除频电路，用来分别对该输入周期信号与该反馈周期信号除频，以分别产 生一除频输入周期信号与一除频反馈周期信号；一相位/频率检测器，用来比较该除频输入周期信号与该除频反馈周期信号的相位， 以据以产生一上升信号或一下降信号；以及一电荷帮浦，用来根据该上升信号与该下降信号，调整该控制电压； 其中该可调除数除频电路检测该输入周期信号于该延迟锁相回路电路中的总回路延 迟，以据以产生一最佳除数，来分别对该输入周期信号与该反馈周期信号进行除频。
2.如权利要求1所述的延迟锁相回路电路，其特征在于，该可调除数除频电路包含 一计时器，用来计时以指出一检测阶段、一追相阶段，以及一锁相阶段；其中该延迟锁相回路电路于该检测阶段释放该输入周期信号的一脉冲信号； 一最佳除数检测电路，用来于该检测阶段检测该反馈周期信号对应该脉冲信号产生的 时间以产生该最佳除数并输出一指定除数；以及一除频器，用来根据该指定除数，分别对该输入周期信号与该反馈周期信号除频以产 生该除频输入周期信号与该除频反馈周期信号。
3.如权利要求2所述的延迟锁相回路电路，其特征在于，于该追相阶段时，该最佳除数 检测电路输出的该指定除数为一以使该除频器不对该输入周期信号与该反馈周期信号除 频以加速该延迟锁相回路电路追相的速度。
4.如权利要求3所述的延迟锁相回路电路，其特征在于，于该锁相阶段时，该最佳除数 检测电路输出的该指定除数为从一逐渐调整至该最佳除数以使该延迟锁相回路电路于锁 相阶段中稳定。
5.如权利要求1所述的延迟锁相回路电路，其特征在于，当该除频输入周期信号的相 位领先于该除频反馈周期信号时，该相位/频率检测器产生该上升信号；当该除频输入周 期信号的相位落后于该除频反馈周期信号时，该相位/频率检测器产生该下降信号。
6.如权利要求5所述的延迟锁相回路电路，其特征在于，当该相位/频率检测器产生该 上升信号时，该电荷帮浦提升该控制电压；当该相位/频率检测器产生该下降信号时，该电 荷帮浦降低该控制电压。
7.如权利要求6所述的延迟锁相回路电路，其特征在于，当该控制电压上升时，该电压 控制延迟线电路对该输入周期信号的延迟下降；当该控制电压下降时，该电压控制延迟线 电路对该输入周期信号的延迟上升。
8.一种动态调整一延迟锁相回路电路的追相速度以提升该延迟锁相回路电路的性能 的方法，其特征在于，包含检测一输入周期信号于该延迟锁相回路电路中的一总回路延迟； 根据该总回路延迟，设定一最佳除数；以及于该延迟锁相回路电路的锁相阶段中，以该最佳除数对该输入周期信号与相对应于该输入周期信号的一反馈周期信号进行除频。
9.如权利要求8所述的方法，其特征在于，还包含于该延迟锁相回路电路的追相阶段中，不对该输入周期信号与该反馈周期信号除频以 增加追相速度。
10.如权利要求9所述的方法，其特征在于，于该延迟锁相回路电路的锁相阶段中，以 该最佳除数对该输入周期信号与相对应于该输入周期信号的该反馈周期信号进行除频包 含以除数为一逐渐调整至该最佳除数的方式来对该输入周期信号与该反馈周期信号进 行除频。
全文摘要
本发明公开了一种具动态加速追相功能之的延迟锁相回路电路及方法，该方法包含检测一输入周期信号于该延迟锁相回路电路中的一总回路延迟；根据该总回路延迟，设定一最佳除数；以及于该延迟锁相回路电路的锁相阶段中，以该最佳除数对该输入周期信号与相对应于该输入周期信号的一反馈周期信号进行除频。
文档编号H03L7/08GK102035542SQ20101052731
公开日2011年4月27日 申请日期2010年10月19日 优先权日2010年10月19日
发明者夏浚, 张峰嘉, 赖祐生 申请人:钰创科技股份有限公司