专利名称：一种基于前馈通道技术的cpld锁相电路的制作方法
技术领域：
本实用新型属于锁相电路领域，具体涉及一种基于前馈通道技术的CPLD锁相电路。
背景技术：
电网供电电能质量用于表征电能品质的优劣程度，是电力工业产品的重要指标。电能质量包括电压质量与频率质量两部分。其中，电压质量又分为幅值与波形质量两方面，通常以电压偏差、电压波动与闪变、负序电压系数(三相电压不平衡度)等指标来衡量电压幅值，以电压正弦波畸变率来衡量波形质量。频率质量则以频率偏差来衡量。准确进行周波采样是准确测量电能质量指标的基础，因此，形成稳定可靠的同步采样信号成为电能质量指标的决定因素。对电网电能质量中的周波采样的通行做法是，首先对电网中的电压和电流等交流信号进行交流采样，然后根据某种线性变换，提出相应的算法，从而计算出电压和电流的有效值、频率、相角、功率和电能等。其中，交流采样的方法多数是由系统二次回路来的电压(或电流)，经过二次电压互感器PT(或电流互感器CT) 等变送到A/D适合的电压由CPU控制A/D以一定的采样频率进行模数转换，获得离散的采样数据。然后，经过离散傅立叶变换(DFT)，计算出基波有效值、各次谐波值及其它相关指标。依靠上述方法能够获得准确各参数值的条件是当前采样周波的系统的实时频率已知，据此，才能确定适合的采样频率进行采样。采样频率和电力系统的工频，二者之一发生变化，都会影响采样后有效值的计算。显然，当系统采集的电压信号发生突变时，系统的当前周波是不准确的.使用锁相环技术可以在一定程度上解决这一问题。锁相环技术的原理是，在典型A/D转换接口的基础上，增加了锁相环回路，该锁相环回路是一个反馈系统，通常由鉴相器(Phase Detector，简称PD)、环路滤波器(Loop Filter简称L PF)、压控振荡器(Voltage control oscillator，简称ν co)所组成。鉴相器的功能可以分解为两个作用，首先是将两个输入信号的相位相减，即取得这两个输入信号之间的相位差；并将相位差转换为误差电压输出，所以它是相位差转换为电压的装置。环路滤波器能滤掉高频分量。压控振荡器是一种电压一频率变换器。在锁相环回路中，压控振荡器信号的频率受滤波器.输出电压的控制，其输出信号的相位随锁相环回路输入信号的相位变化而变化，从而保持相位跟踪。锁相环技术由于实现了对被测信号频率变化的自动跟踪和相位锁定，有效地提高了测量系统的自动化水平和侧量的准确性。但由于环路滤波器等效带宽很窄，环路的跟踪速度慢，一旦失锁，需要较长的捕获时间，当系统出线较大冲击时容易产生锁定失误。为此，迫切地需要本领域技术人员开发出一款准确度更高的锁相电路。
实用新型内容为克服现有技术的缺陷，本实用新型的目的在于提出一种准确度更高的基于前馈通道技术的CPLD锁相电路。为了实现本实用新型的目的，本实用新型采用以下技术方案实现一种基于前馈通道技术的CPLD锁相电路，其特征在于该电路包括模拟部分和数字部分，所述模拟部分包括一整形电路，所述数字部分包括复杂可编程逻辑器件CPLD和数字信号处理器DSP，所述复杂可编程逻辑器件CPLD分别与整形电路和数字信号处理器DSP 相连接。其中，所述整形电路包括电压比较器芯片，四个电阻Rl R4以及进行反并联的保护二极管D1、D2，所述电阻Rl的一端连接50Hz电压，其另一端分别与保护二极管Dl和D2 的一端以及电压比较器芯片的负输入端相连接，所述保护二极管Dl、D2的另一端连接基准电压VREF，所述电压比较器芯片的正输入端连接电阻R2和R3的一端，电阻R2的另一端连接基准电压VREF，电阻R3的另一端连接电压比较器芯片的输出端，电阻R4的一端连接电压比较器芯片的输出端，另一端连接直流电源Vcc。其中，所述电压比较器芯片选用型号为LM311的芯片。其中，所述复杂可编程逻辑器件CPLD包括21位计数器、13位可预置计数器、分频器、预置锁存器、频率锁存器和相位锁存器，该CPLD接收由电压比较器芯片经过整形后输出的50Hz方波信号，该方波信号的下降沿将21位计数器的数值锁存到频率锁存器中，并清除21位计数器；60MHz频率对21为计数器和13位可预置减法计数器进行计数，13位可预置减法计数器计数为零时输出负脉冲作为电能质量系统的采样脉冲，其下降沿将DSP锁存到预置锁存器的数值锁存到13位可预置减法计数器计数，13位可预置减法计数器计数的输出触发分频器，分频器输出50Hz数字锁相信号，该数字锁相信号的下降沿将21位计数器的数值锁存到相位锁存器中。其中，所述复杂可编程逻辑器件CPLD选用型号为EPM3512的CPLD。其中，所述数字信号处理器DSP选用型号为TMS320VC33的DSP。本实用新型的有益效果如下本实用新型针对一般锁相环捕获时间长，强干扰下容易失步等问题，采用CPLD和 DSP相结合、且在CPLD中引入前馈通道技术，可以实现快速锁定和精确相位锁定。本实用新型的电路产生高稳定的采样频率，能够满足电能质量分析要求的精度要求，为高性能的电能质量分析提供了可靠的采样时钟。
图1是本实用新型锁相电路的电路原理图；图2是通过锁相环产生采样脉冲的框图。
具体实施方式
以下结合附图对本实用新型的锁相电路做进一步详细的描述。如图1所示，该锁相电路包括模拟部分和数字部分，模拟部分主要由整形电路构成，数字部分包括复杂可编程逻辑器件CPLD和数字信号处理器DSP，复杂可编程逻辑器件 CPLD分别与整形电路和数字信号处理器DSP相连接。整形电路包括型号为LM311的电压比较器芯片，四个电阻Rl R4以及进行反并联的保护二极管D1、D2，电阻Rl的一端连接50Hz电压，其另一端分别与保护二极管Dl和 D2的一端以及电压比较器芯片的负输入端相连接，保护二极管D1、D2的另一端连接基准电压VREF，电压比较器芯片的正输入端连接电阻R2和R3的一端，电阻R2的另一端连接基准电压VREF，电阻R3的另一端连接电压比较器芯片的输出端，电阻R4的一端连接电压比较器芯片的输出端，另一端连接直流电源Vcc。数字部分由一片型号为EPM3512的CPLD和型号为TMS320VC33的DSP构成。如图2所示，CPLD接收由LM311芯片经过整形后输出的50Hz方波信号，该方波信号的下降沿将21位计数器的数值锁存到频率锁存器，同时清除21位计数器。60MHz频率对21位计数器和13位可预置减法计数器计数。13位可预置减法计数器计数为零时输出负脉冲，频率为12800Hz，作为电能质量系统的采样脉冲，其下降沿将DSP锁存到预置锁存器的数值锁存到13位可预置减法计数器计数。13位可预置减法计数器计数的输出触发分频器，分频器输出50Hz数字锁相信号，该数字锁相信号的下降沿将21位计数器的数值锁存到相位锁存器。上述的21位计数器可采用21位加1计数器，13位可预置减法计数器可采用 13位可预置减1计数器。CPLD将频率锁存器和相位锁存器的信号送入DSP，同时接收DSP算好的13位可预置减法计数器计数的预置数，完成50Hz相位锁定。DSP接收CPLD的频率信号计算为频率偏差，经过积分环节后送入比例计算单元， DSP接收CPLD的相位信号计算为相位偏差，经过积分环节后送入比例计算单元，比例计算单元将频率偏差和相位偏差转换成每采样点的可预置计数值送入CPLD预置锁存器。锁定速度调整单元根据系统允许的跟踪误差，动态计算和调整锁相环路带宽，达到快速跟踪目的。其中，CPLD的频率锁存器构成该锁相电路的前馈通道将频率信号送入DSP中，相位锁存器构成该锁相电路的反馈通道将相位信号送入DSP中。相位锁存器相当于锁相环技术中鉴相器的作用，DSP中对频率偏差和相位偏差进行积分的过程相当于锁相环技术中环路滤波器的作用，在CPLD中60MHz时钟频率、13为可预置计数器以及预置锁存器的组合相当于锁相环技术中压控振荡器的作用。最后应该说明的是以上实施例仅用以说明本实用新型的技术方案而非对其限制，尽管参照上述实施例对本实用新型进行了详细说明，所属领域的普通技术人员应当理解依然可以对本实用新型的具体实施方式
进行修改或者等同替换，而未脱离本实用新型精神和范围的任何修改或者等同替换，其均应涵盖在本权利要求范围当中。
权利要求1.一种基于前馈通道技术的CPLD锁相电路，其特征在于该电路包括模拟部分和数字部分，所述模拟部分包括一整形电路，所述数字部分包括复杂可编程逻辑器件CPLD和数字信号处理器DSP，所述复杂可编程逻辑器件CPLD分别与整形电路和数字信号处理器DSP相连接。
2.如权利要求1所述的CPLD锁相电路，其特征在于所述整形电路包括电压比较器芯片，四个电阻Rl R4以及进行反并联的保护二极管Dl、D2，所述电阻Rl的一端连接50Hz 电压，其另一端分别与保护二极管Dl和D2的一端以及电压比较器芯片的负输入端相连接， 所述保护二极管D1、D2的另一端连接基准电压VREF，所述电压比较器芯片的正输入端连接电阻R2和R3的一端，电阻R2的另一端连接基准电压VREF，电阻R3的另一端连接电压比较器芯片的输出端，电阻R4的一端连接电压比较器芯片的输出端，另一端连接直流电源Vcc。
3.如权利要求2所述的CPLD锁相电路，其特征在于所述电压比较器芯片选用型号为 LM311的芯片。
4.如权利要求1所述的CPLD锁相电路，其特征在于所述复杂可编程逻辑器件CPLD 包括21位计数器、13位可预置计数器、分频器、预置锁存器、频率锁存器和相位锁存器，该 CPLD接收由电压比较器芯片经过整形后输出的50Hz方波信号，该方波信号的下降沿将21 位计数器的数值锁存到频率锁存器中，并清除21位计数器；60MHz频率对21为计数器和13 位可预置减法计数器进行计数，13位可预置减法计数器计数为零时输出负脉冲作为电能质量系统的采样脉冲，其下降沿将DSP锁存到预置锁存器的数值锁存到13位可预置减法计数器计数，13位可预置减法计数器计数的输出触发分频器，分频器输出50Hz数字锁相信号， 该数字锁相信号的下降沿将21位计数器的数值锁存到相位锁存器中。
5.如权利要求1或4所述的CPLD锁相电路，其特征在于所述复杂可编程逻辑器件 CPLD选用型号为EPI\0512的CPLD。
6.如权利要求1所述的CPLD锁相电路，其特征在于所述数字信号处理器DSP选用型号为 TMS320VC33 的 DSP。
专利摘要本实用新型属于锁相电路领域，具体涉及一种基于前馈通道技术的CPLD锁相电路。该电路包括模拟部分和数字部分，所述模拟部分包括一整形电路，所述数字部分包括复杂可编程逻辑器件CPLD和数字信号处理器DSP，所述复杂可编程逻辑器件CPLD分别与整形电路和数字信号处理器DSP相连接。本实用新型采用CPLD和DSP相结合、且在CPLD中引入前馈通道技术，可以实现快速锁定和精确相位锁定。本实用新型的电路产生高稳定的采样频率，能够满足电能质量分析要求的精度要求，为高性能的电能质量分析提供了可靠的采样时钟。
文档编号H03L7/06GK202026298SQ201020691448
公开日2011年11月2日 申请日期2010年12月31日 优先权日2010年12月31日
发明者刘剑, 周胜军, 王同勋, 荆平, 邓占锋 申请人:中国电力科学研究院, 山东山大电力技术有限公司, 辽宁省电力有限公司技术经济咨询研究中心