专利名称：信度传播处理器的制作方法
技术领域：
本文件涉及模拟信度传播处理器。
背景技术：
“信度传播” (belief propagation, BP)是解决统计推论问题的有效率的方法。此方法利用随机元件的网络及其约束的底层结构以及贝叶斯(Bayesian)概率法则来找出满足约束以及网络结构要求的最优的有效输出组。信度传播包括用于使用具有图(graph)的形式的系统模型来执行统计推论的一类技术。术语“图”在这里指的是图的数学定义，其表示一组抽象对象的连接性。对象常常被称为“节点”且对象之间的连接常常被称为“边(edge)”。在这样的模型中所使用的一种常见类型的图被称为“因子图(factor graph)”。在因子图(被称为‘Torney因子图”的特定样式的因子图)中，节点表示值之间的统计关系，这些统计关系被表示为边。诸如贝叶斯网络之类的其它类型的图以及马尔可夫随机场也常被用于统计推论。信度传播方法的例子通过在图中的节点之间传递消息来工作，其中每一消息表示经该节点至其它节点的连接而由该节点知晓的信息的概要。这样的方法以各种不同名称为人们所知，包括信度传播、概率传播、消息传递以及概要-积算法等等。这些方法的特定形式包括和-积、最大值-积以及最小值-和。编码、信号处理以及人工智能的大量方法可被视作概要-积方法(或信度/概率传播方法)的实例，其通过图形模型中的消息传递而工作。这样的方法的特定实例包括卡尔曼(Kalman)滤波与平滑、隐藏马尔可夫模型的前向后向算法、贝叶斯网络中的概率传播、诸如维特比(Viterbi)算法之类的纠错码的解码算法、BCJR算法以及涡轮码、低密度奇偶校验码和类似的码的迭代解码。信度传播可工作于的图包括两种类型有环路的图(循环图)和无环路的图(非循环图)。无环路的图也被称为“树”。信度传播过程在这两种类型的图之间在基本上是不同。对于树，信度传播方法能够以具有明确定义数目的步骤的明确定义顺序进行以计算结果。并且假定理想计算，此结果总是被认为是正确的。另一方面，对于有环路的图，信度传播方法一般是迭代的，这意味着同一组计算必须接连地被重复，直至达到结果为止。在此情况中，计算典型地收敛于有用结果，但并非总是收敛于有用结果。在一些情况中，计算可能不收敛于单个结果，或者如果收敛于单个结果，在一些情况中的结果却是不准确的。对于循环图，信度传播的性能可取决于计算被执行的次序，其被称为消息传递“调度(schedule) ”。在上述的一个特定应用中，信度传播已被采用作为实施针对各种前向纠错码的解码器的有效率的方法。在此情况中，BP使用码与约束的结构以从包含噪声的输入码字推断正确的有效码字，例如，输入码字的每一元素(例如，比特)被表示为一个分布而非离散值。 在用于前向纠错的信度传播的一些实施中，数字信号处理器被用来执行算法所需要的各种算术计算，其中所有的统计数据以数字格式被处理。观察到“软”概率数据本质上是连续的即以有限间隔由实值表示的事实，则能够使用模拟电路来实施信度传播算法。由于仅一个信号，而非表示同一数据的数字信号的不同数位(例如，二进制数位、比特)的多个信号，与统计数据的单元相关联，因此硬件和功率消耗上的节省可能非常显著。已提出若干中利用模拟电路来执行对各种码(包括卷积码、低密度奇偶校验码 (LDPC)或线性块码)的有效率的解码的架构。这些架构包括使用所谓的全平(full flat) 架构的模拟实现，其中每个输入数据符号与专用的计算元件相关联。
发明内容
在一个方面，大体上，一种模拟处理器具有第一存储器模块和第二存储器模块。该第一存储器模块用于将第一组存储值存储于各自的存储元件中，第一组存储值各表示各自的向处理器的输入。该第二存储器模块用于将第二组存储值以模拟形式存储于各自的存储元件中。该第二组存储值包括在该处理器的操作期间确定的中间值。该模拟处理器也包括耦接至所述第一和第二存储器模块的模拟计算模块。该处理器可被配置为使得在一组操作循环中的每一操作循环中，该模拟模块基于所述第一和第二组存储值中的至少一些存储值来确定该第二组存储值中的至少一些存储值的值。输出模块用于从第二组存储值中的至少一些存储值产生一组输出。各方面可包括以下特征中的一个或更多个。所述第一存储模块被配置为以模拟形式存储所述第一组存储值。所述模拟计算模块经由模拟信号路径被链接至所述第一和第二存储器模块。例如，这些模拟信号路径各被配置为在导体上承载值，所述值被表示为与该值成比例的电压和电流中的至少一个。所述模拟模块可被配置为在多个操作循环中的每一个中确定所述第二组存储值的不同子集的值。所述处理器包括输入选择电路，该输入选择电路可被配置为将模拟计算模块耦接至第一和第二存储器模块的所选择的存储器元件的输出。所述处理器对于每个模拟计算模块进一步包括多个信号总线，每个总线向模拟计算模块提供输入值并且可切换地耦接至所述第二存储器模块的多个所述存储元件。
这些存储元件被耦接以可切换地提供存储于该存储元件中的存储值的电流表示， 使得提供给模拟计算模块的输入值被表示为大体上与所述存储元件提供的这些电流表示的总和成比例的电流。所述处理器进一步包括输出部分电路，该输出部分电路可被配置为接受第一和第二存储器模块的所选择的存储器元件的输出，并且确定模拟处理器的输出。所述处理器包括多个模拟计算模块，这些模拟计算模块在各操作循环中同时可操作以确定该第二组存储值的不同子集的值。所述第二存储器模块包括多个部分，每个部分与模拟计算模块中的相应的不同模拟计算模块相关联，用于存储由相关联的计算模块所确定的值。所述第二存储器模块被配置为使得在单个操作循环中，每个存储元件可向所述模拟计算模块中的一个或更多个提供存储值，并且可接受预定值以存储于存储元件中以便在后续操作循环中进行提供。每个存储元件与两个存储位置相关联，使得在任何一个循环中，一个存储位置被用于接受确定的值而一个存储位置被用于提供值。所述第二存储器模块包括多个存储器部分。多组部分形成存储库，其中对于模拟计算模块中的每一个，到该模块的一组输入中的每一个与这些存储器部分的不同存储库相关联。所述处理器可被配置为使得在每个循环中，每个存储器部分包括向一个或更多个模拟计算模块提供值的存储器元件或者用来自一个或更多个模拟计算模块的值被更新的存储器元件。所述处理器被配置为实施信度传播计算。所述处理器被配置为实施因子图计算。所述模拟计算模块被配置为接受和提供大体上为对概率、似然和似然比中的至少一个的对数表示的模拟信号。所述处理器被配置为实施低密度奇偶校验(LDPC)码的解码器。所述处理器进一步包括控制器，被配置为控制该处理器的操作以执行计算的一组迭代，每个迭代包含一组计算循环。所述一组计算循环在每个迭代中基本上是相同的，每个循环与所述第一和第二存储模块的配置相关联，以将输入和输出提供给一个或更多个模拟计算模块。所述处理器被配置和/或可被配置为实施解码器奇偶校验码，并且每个循环与一个或更多个奇偶校验约束相关联，并且其中，每个迭代的循环一同与该码的所有这些奇偶校验约束相关联。所述模拟计算模块实施模拟处理元件的网络。所述模拟处理元件包括表示软逻辑操作的元件。例如，所述软逻辑操作包括软异或(XOR)操作。元件的网络是非循环的。元件的网络包括元件的至少一个循环，所述模拟计算模块被配置为实施松弛计
笪弁。所述模拟计算模块包括用于在处理元件的网络中配置一个或更多个增益特性的输入。在另一个方面，大体上，解码器包括第一存储器和第二存储器，所述第一存储器用于存储具有以比特为单位的长度的码数据，所述第二存储器用于存储模拟形式的中间数据。所述解码器包括模拟解码器核，所述模拟解码器核耦接至第一存储器以及耦接至第二存储器。该解码器核具有小于该码数据长度的输入长度和小于在该码数据中表示的约束数量的输出长度。所述解码器进一步包括控制器，该控制器用于在一组循环中的每一个中将解码器码的输入耦接至来自第一和第二存储器的所选择的值，并且耦接该解码器核的输出以供存储在第二存储器中。所述解码器的输出部分被耦接至第二存储器，以便基于存储在第二存储器中的值来提供解码数据。在另一个方面，大体上，一种方法被用于形成模拟处理器的数据表示。该方法包括形成第一存储器模块的数据表示，该第一存储器模块用于在各自的存储元件中存储第一组存储值，第一组存储值各表示各自的向处理器的输入；第二存储器模块的数据表示，该第二存储器模块用于在各自的存储元件中以模拟形式存储第二组存储值，该第二组存储值包括在处理器的操作期间所确定的中间值；耦接至第一和第二存储器模块的模拟计算模块的数据表示，该处理器可被配置为使得在一组操作循环中的每一个中，该模拟模块基于第一和第二组存储值中的至少一些存储值来确定该第二组存储值中的至少一些存储值的值；以及输出模块的数据表示，该输出模块用于从该第二组存储值中的至少一些存储值产生一组输出。在一些例子中，形成所述数据表示包括形成所述处理器的Verilog表示。所述方法可进一步包括根据所形成的数据表示来制造该模拟处理器的集成电路实现。在一些例子中，该方法进一步包括接受对奇偶校验码的指定，以及形成数据表示以代表该码的解码器的实现。在另一个方面，大体上，存储在计算机可读介质上的软件包括用于功能的指令和/ 或赋予功能的数据，所述用于功能的指令和/或赋予功能的数据在被应用于设备的计算机组件中时用于形成任何一个上述的模拟处理器的集成电路实现。在另一个方面，大体上，一种解码方法包括在解码操作的一系列循环中的每个循环中，将码数据的一部分和中间值数据的一部分应用于模拟解码器核，以及将该解码器核的输出存储在该中间数据的模拟存储装置中。包括来自所述模拟存储装置的中间值数据的数据被组合以形成表示该码数据的纠错的解码数据。在一些例子中，该一系列循环中的每个循环与比所述码的全部多个奇偶校验约束少的相应子集相关联。所述中间值数据可包括各与所述码的所述奇偶校验约束中的不同的奇偶校验约束相关联的值。在另一个方面，大体上，一种处理器包括第一存储器模块和第二存储器模块，所述第一存储器模块用于存储第一组存储值，所述第一组存储值各表示各自的输入，所述第二存储器模块用于以模拟形式存储第二组存储值。模拟模块被耦接至所述第一和第二存储器模块。该模拟模块被配置为在至少一个迭代的每个操作循环中，基于所述第一和第二组存储值来更新该第二组存储值中的至少一些存储值。输出模块用于从该第二组存储值中的至少一些存储值产生一组输出。
所述模拟模块可被配置为在迭代的至少两个操作循环中的每一个操作循环中更新该第二组存储值的不同子集。所述模拟模块可包括一组分布组件，所述一组分布组件各被配置为使用该第一组存储值和该第二组存储值的不同子集来更新该第二组存储值的不同子集。在另一个方面，大体上，一种解码器包括第一存储器和第二存储器，所述第一存储器用于存储具有以比特为单位的长度的码数据，所述第二存储器用于以模拟形式存储中间数据。模拟解码器核被耦接至该第一存储器以及被耦接到该第二存储器，所述解码器核具有小于该码数据的长度的输入长度以及小于码数据中所表示的约束数量的输出长度。所述解码器中的控制器用于在多个循环中的每一个中，将该解码器核的输入耦接至来自所述第一和第二存储器的所选择的值，以及耦接该解码器核的输出以供存储在第二存储器中。 输出部分被耦接至第二存储器以便基于第二存储器中所存储的值来提供解码数据。在另一个方面，大体上，一种解码方法包括在解码操作的若干个循环中的每个循环中，将码数据的一部分和中间值数据的一部分应用于模拟解码器核，以及将该解码器核的输出存储在该中间数据的模拟存储装置中。然后，包括来自所述模拟存储装置的中间值数据的数据被组合以形成表示该码数据的纠错的解码数据。一个或更多个方面的优点可包括如下例如在迭代解码或纠错码的应用中，使用中间值的模拟计算和/或模拟存储与数字实施相比提供较低的功率和/或较小的电路面积实现。与类似的解码算法的完全并行松弛实施相比，迭代地使用一个或更多个模拟计算核提供较低的功率和/或较小的电路面积。在一些例子中，相对于完全并行松弛实施，部分松弛实施(其中，计算的一些部分在一系列循环中的每个循环中以松弛形式被实施)也可提供类似的优点。各方法适用于块码的解码，而不要求实现的尺寸和/或功率需求基本上随码的长度而增大。从以下的描述以及从权利要求，本发明的其它特征和优点是清晰的。
图1是长度为8的LDPC码的示例因子图；图2A是说明将具有双向链接的变量节点变换成一组具有定向链接的变量节点的变换的图，图2B是说明约束节点的类似变换的图；图3是图1所示的图的一部分；图4是与图3所示的双向图的部分相对应的定向图的一部分；图5是说明与图4所示的图的部分相对应的模块实现的图；图6是说明输出计算的图；图7A是示出模块的输入与输出之间的关系的图，图7B说明相应的码矩阵；图8是使用共享模块的针对长度为8的LDPC码的解码器的实现的图；图9是规定图8所示的共享模块的输入和输出的表；图10是具有两个共享模块的解码器的框图；图11是(1056，352) LDPC码的奇偶校验矩阵的表格表示；
图12是与图11所示的码一起使用的共享模块的图；图13是具有八个共享模块(图示了其中的二个)的(1056，352) LDPC码的解码器的框图；图14是变量节点的电路实现；图15A是约束节点的电路实现；图15B是约束节点的作为替换方案的实现；图16是说明变量节点的分布式总线实现的图；图17是作为替换方案的共享模块的图；图18是使用变量节点的分布式总线实现的解码器的框图；图19是针对(1056，352) LDPC码的解码器的作为替换方案的架构的框图；图20是示出图17所示的架构中的多个更新模块的框图；以及图2IA B是解码器的实现的框图。
具体实施例方式
参照图1，在信度传播处理器的基于模拟的实现的一个例子中，低密度奇偶校验 (LDPC)码的解码器基于因子图(factor graph) 100，在该因子图100中，一个变量节点110 与各不同输入比特(bj)相关联，且一个校验(约束)节点120与各约束相关联。在图1中， 示出具有八个输入比特并且在输入比特上有四个校验(约束)的例子。码能够以矩阵形式被表示，其中，每列与不同输入比特相关联，且每行与不同校验或约束相关联。如果第j个输入被用于第i个约束，则(i，j)项为1，否则为0。在LDPC例子中，约束是针对约束的输入的异或为0。可根据以下的校验矩阵来表示长度为8的LPDC码的此例子(注意，在此说明性例子中这些行是依赖性模数2的(cbpendent modulo 2)，通常未必是这样) lull C Γ 11:001 .::..O O 0 1 1 C 丨丨 110 1 OJ在图1中，每条边都是双向的。参照图2Α B，可通过用η个分开的节点代替各η 边节点而形成等效的定向(单向)图，所述η个节点中的每一个具有η-1个输入和一个输出，并且在节点之间形成单向边来实现原始图的连接性。参照图2Α，例如，每个3边变量节点110可用三个2输入/1输出变量节点210、212来代替。参照图2Β，每个4边校验节点 120可用四个3输入/1输出校验节点220来代替。与图1所示的因子图相对应的解码器的模拟实现的一种方法是对等效的单向图的每个节点实现电路元件。参照图3，图示了图1中所示的图的一部分，其示出校验节点 0(120)、链接至该校验节点的双向边和变量节点1、3、4和7(110)，以及链接至这些变量节点的其它校验节点1、2和3(120)。参照图4，示出相应的定向图的一部分，其中校验节点 0(120)被扩展为四个3输入/1输出校验节点220，例如标为“0/1”以指示这是校验节点0 的扩展的部分且其输出链接耦接至变量节点1。类似地，变量节点1(110)以其扩展为三个 2输入/1输出节点210、212的形式被示出，例如标为“1/0”以指示这是变量节点1的扩展的部分且其输出链接耦接至校验节点0，或标为“Ι/out”以指示该输出链接提供因子图的输出。在图4中部分图示的例子中，完全的实现对于每个校验节点具有四个电路元件 (即，总共16个扩展单向校验节点220)，每个变量节点有三个电路元件(即，总共M个扩展单向变量节点210、21幻。如下面将进一步描述的那样，在变量节点的三个电路元件中，两个电路元件(即，对于所有变量节点的共16个扩展变量节点210)被用于在解码操作的迭代阶段中的消息传递，而一个电路元件(即，对于所有变量节点的共8个扩展变量节点212) 被用于在解码操作的输出阶段中产生解码器输出(即，“信度”)。在操作中，输入信号yi被用来确定输入消息的相应的模拟表示，其可在信号映射电路中被确定。在一些例子中，输入消息形成与比特、对应的概率的表示，但读者应该认识到，下面关于涉及比特概率的表示的计算的讨论是对于在计算期间被存储或传递的输入和内部消息的特定形式的说明。这些消息被提供给变量节点210的输入，例如，作为模拟输入寄存器260的输出。如下面进一步讨论的，在一些实施例中，比特概率的表示被提供作为来自对于(先验)对数似然比(LLR)进行编码的输入寄存器沈0的模拟信号，所述对数似然比典型地具有如下形式
权利要求
1.一种模拟处理器，包括第一存储器模块065 ；960)，用于将第一组存储值存储于各自的存储元件(沈0)中，所述第一组存储值各表示各自的向处理器的输入；第二存储器模块O50 ；450 ；950)，用于将第二组存储值以模拟形式存储于各自的存储元件Q30)中，所述第二组存储值包括在该处理器的操作期间所确定的中间值；模拟计算模块(390 ；590 ；592 ；593)，耦接至所述第一存储器模块和所述第二存储器模块，该处理器能够被配置为使得在多个操作循环中的每个操作循环中，该模拟模块基于所述第一组存储值和第二组存储值中的至少一些存储值来确定该第二组存储值中的至少一些存储值的值；以及输出模块(395 ；495)，用于从第二组存储值中的至少一些存储值产生一组输出。
2.如权利要求1所述的处理器，其中，所述第一存储模块被配置为以模拟形式存储所述第一组存储值。
3.如权利要求1所述的处理器，其中，所述模拟计算模块经由模拟信号路径被链接至所述第一存储器模块和所述第二存储器模块。
4.如权利要求3所述的处理器，其中，所述模拟信号路径各被配置为在导体上承载值， 该值被表示为与该值成比例的电压和电流中的至少一个。
5.如权利要求1所述的处理器，其中，所述模拟模块能够被配置为在多个操作循环中的每一个中确定所述第二组存储值的不同子集的值。
6.如权利要求1所述的处理器，进一步包括输入选择电路(370；470 ；440)，该输入选择电路能够被配置为将模拟计算模块(390)耦接至第一存储器模块和第二存储器模块的所选择的存储器元件060，230)的输出。
7.如权利要求1所述的处理器，所述处理器对于每个模拟计算模块(59 进一步包括多个信号总线(714)，每个总线向模拟计算模块提供输入值并且可切换地耦接至所述第二存储器模块的多个所述存储元件(230)。
8.如权利要求7所述的处理器，其中，所述存储元件被耦接以可切换地提供存储于该存储元件中的存储值的电流表示，使得提供给模拟计算模块的输入值被表示为大体上与所述存储元件提供的电流表示的总和成比例的电流。
9.如权利要求1所述的处理器，进一步包括输出部分电路(395;495)，该输出部分电路能够被配置为接受第一存储器模块和第二存储器模块的所选择的存储器元件(260，230) 的输出，并且确定所述模拟处理器的输出。
10.如权利要求1所述的处理器，包括多个模拟计算模块(390)，所述模拟计算模块在各操作循环中同时能够操作以确定第二组存储值的不同子集的值。
11.如权利要求10所述的处理器，其中，所述第二存储器模块包括多个部分050)，每个部分与模拟计算模块(390)中的相应的不同模拟计算模块相关联，用于存储由相关联的计算模块所确定的值。
12.如权利要求10所述的处理器，其中，所述第二存储器模块(250)被配置为使得在单个操作循环中，每个存储元件(230)能够向所述模拟计算模块(390)中的一个或更多个提供存储值，并且能够接受所确定的值以存储于存储元件中以便在后续操作循环中进行提 {共。
13.如权利要求12所述的处理器，其中，每个存储元件与两个存储位置相关联，使得在任何一个循环中，一个存储位置被用于接受确定的值而一个存储位置被用于提供值。
14.如权利要求10所述的处理器，其中，所述第二存储器模块包括多个存储器部分 (955)，多组所述存储器部分形成存储库(958)，其中，对于所述模拟计算模块中的每一个， 到该模块的多个输入中的每一个与这些存储器部分的不同存储库相关联。
15.如权利要求14所述的处理器，其中，所述处理器能够被配置为使得在每个循环中，每个存储器部分包括向一个或更多个模拟计算模块提供值的存储器元件或者用来自一个或更多个模拟计算模块的值被更新的存储器元件。
16.如权利要求1所述的处理器，其中，所述处理器被配置为实施信度传播计算。
17.如权利要求1所述的处理器，其中，所述处理器被配置为实施因子图计算。
18.如权利要求16或17所述的处理器，其中，所述模拟计算模块被配置为接受和提供作为概率、似然和似然比中的至少一个的大体上的对数表示的模拟信号。
19.如权利要求17所述的处理器，其中，所述处理器被配置为实施低密度奇偶校验 (LDPC)码的解码器。
20.如权利要求1所述的处理器，进一步包括控制器，被配置为控制该处理器的操作以执行计算的多个迭代，每个迭代包含多个计算循环。
21.如权利要求20所述的处理器，其中，所述多个计算循环在每个迭代中基本上是相同的，每个计算循环与所述第一存储模块和第二存储模块的配置相关联，以将输入和输出提供给一个或更多个模拟计算模块。
22.如权利要求20所述的处理器，其中，所述处理器被配置和/或能够被配置为实施解码器奇偶校验码，并且每个计算循环与一个或更多个奇偶校验约束相关联，并且其中，每个迭代的循环一同与该码的所有奇偶校验约束相关联。
23.如权利要求1所述的处理器，其中，所述模拟计算模块实现模拟处理元件的网络。
24.如权利要求M所述的处理器，其中，所述模拟处理元件包括表示软逻辑操作的元件。
25.如权利要求M所述的处理器，其中，所述软逻辑操作包括软异或操作。
26.如权利要求23所述的处理器，其中，元件的网络是非循环的。
27.如权利要求23所述的处理器，其中，元件的网络包括元件的至少一个循环，所述模拟计算模块被配置为实施松弛计算。
28.如权利要求23所述的处理器，其中，所述模拟计算模块包括用于在处理元件的网络中配置一个或更多个增益特性的输入。
29.一种解码器，包括第一存储器，用于存储具有以比特为单位的长度的码数据；第二存储器，用于以模拟形式存储中间数据；模拟解码器核，耦接至第一存储器以及耦接至第二存储器，该解码器核具有小于该码数据长度的输入长度和小于在该码数据中表示的约束数量的输出长度；控制器，该控制器用于在多个循环中的每一个中将解码器核的输入耦接至来自所述第一存储器和第二存储器的所选择的值，并且耦接该解码器核的输出以供存储在第二存储器中；以及输出部分，耦接至第二存储器，用于基于存储在第二存储器中的值来提供解码数据。
30.如权利要求四所述的解码器，其中，所述第一存储器被配置为用于以模拟形式存储码数据。
31.一种用于形成模拟处理器的数据表示的方法，该方法包括形成第一存储器模块O65;960)的数据表示，该第一存储器模块用于在各自的存储元件Q60)中存储第一组存储值，所述第一组存储值各表示各自的向处理器的输入；形成第二存储器模块Ο50 ；450 ；950)的数据表示，该第二存储器模块用于在各自的存储元件Ο30)中以模拟形式存储第二组存储值，所述第二组存储值包括在处理器的操作期间所确定的中间值；形成耦接至第一存储器模块和第二存储器模块的模拟计算模块(390 ；590 ；592 ；593) 的数据表示，所述处理器能够被配置为使得在多个操作循环中的每一个中，该模拟模块基于所述第一组存储值和第二组存储值中的至少一些存储值来确定该第二组存储值中的至少一些存储值的值；以及形成输出模块(395;495)的数据表示，该输出模块用于从该第二组存储值中的至少一些存储值产生一组输出。
32.如权利要求31所述的方法，其中，形成所述数据表示包括形成所述处理器的 Verilog 表示。
33.如权利要求31所述的方法，进一步包括根据所形成的数据表示来制造该模拟处理器的集成电路实现。
34.如权利要求31所述的方法，进一步包括接受对奇偶校验码的指定，以及形成数据表示以代表该码的解码器的实现。
35.包含形成如权利要求1 27中的任一项的模拟处理器的数据表示的方法。
36.一种存储在计算机可读介质上的软件，其包括用于功能的指令和/或赋予功能的数据，所述用于功能的指令和/或赋予功能的数据在被应用于设备的计算机组件中时用于形成如权利要求1 27中的任一项所述的模拟处理器的集成电路实现。
37.一种解码方法，包括在解码操作的多个循环中的每个循环中，将码数据的一部分和中间值数据的一部分应用于模拟解码器核，以及将该解码器核的输出存储在该中间数据的模拟存储装置中；以及将包括来自所述模拟存储装置的中间值数据的数据进行组合以形成表示该码数据的纠错的解码数据。
38.如权利要求37所述的方法，其中，所述多个循环中的每个循环与比所述码的全部多个奇偶校验约束少的相应子集相关联。
39.如权利要求38所述的方法，其中，所述中间值数据包括各与所述码的所述奇偶校验约束中的不同的奇偶校验约束相关联的值。
全文摘要
一种处理器，该处理器包括第一存储器模块，用于存储各代表各自输入的第一组存储值；以及第二存储器模块，用于以模拟形式存储第二组存储值。模拟模块被耦接至所述第一和第二存储器模块。该模拟模块被配置为，在至少一个迭代的每个操作循环中，基于所述第一和第二组存储值来更新该第二组存储值中的至少一些存储值。输出模块用于从该第二组存储值的至少一些存储值产生一组输出。
文档编号H03M13/00GK102439853SQ201080018698
公开日2012年5月2日 申请日期2010年3月2日 优先权日2009年3月2日
发明者B·维格达, D·瑞杨诺德斯 申请人:三菱电机研究实验室股份有限公司