专利名称：一种逻辑译码电路的制作方法
技术领域：
本实用新型涉及集成电路领域，尤其涉及一种逻辑译码电路。
背景技术：
在传统CMOS逻辑中，对应N个输入端的逻辑门，其上拉网络及下拉网络分别需要N 个MOSFET实现。如
图1所示，PMOS管100、PMOS管101及NMOS管102、NM0S管103构成了二输入与非门10。与非门10、与非门11、与非门12、与非门13实现了三输入数据选择器。 从图1可知，该数据选择器共需要9个PMOS管及9个NMOS管。为减少有源器件的数量，降低成本，传统技术中还采用NMOS逻辑单元。图2所示为用NMOS逻辑单元实现的与门，S1, S2分别为NMOS管开关210，211的数据选择信号，D1, D2 分别作为NMOS管开关210，211的数据输入端。输入in2为高电平时，NMOS管开210导通， 将输入In1复制至输出Z。当输入in2为低电平时，NMOS管211导通，将逻辑低电平复制至输出Z。但采用NMOS逻辑单元，若不采用特殊方法，输出逻辑高电平一般存在阈值损失，其电平值只能达到Vdd-Vtn其中Vdd为电源电压，Vtn为NMOS的阈值电压。这样会使电路的抗噪声能力减弱，或引起后续CMOS逻辑的亚阈值漏电，使系统功耗增大。通常为避免采用NMOS逻辑单元的电路引起的阈值损失问题，可使用以下方法1、 采用额外升压电路，产生高电压VDDH，为高电压逻辑供电，用以控制NMOS管310和匪OS管 311的栅端，NMOS开关漏端的逻辑高电平仍用正常的电压。如图3a所示，附加的升压电路 312及高电压逻辑(简称HV)，增加了系统的复杂性。2、采用传统的电平转换电路，如图北所示，该电平转换电路323将NMOS逻辑单元门的输出信号经过电平转换后输出至后级逻辑，但这需要一个额外的降压电路322及电平转换电路323，其中降压电路产生低电压Vim， 为电平转换电路供电。3、将单个NMOS管开关采用互补CMOS开关代替，如图3c所示，这一方法使用的有源器件数目虽然较如图1所示的传统互补CMOS与非门组成的开关更少，但其需要正反两组控制信号S” S2与SN” SN2，分别控制CMOS开关中的NMOS管及PMOS管，这同样会增加芯片的布线开销，增加芯片成本。
实用新型内容为克服因采用NMOS逻辑单元引起阈值损失，以及进一步降低系统复杂性以及成本开销，本实用新型公开了一种逻辑译码电路，该逻辑译码电路包括NMOS逻辑单元和电平恢复单元；所述NMOS逻辑单元包括至少两个NMOS管，各NMOS管的栅端作为数据选择端，各 NMOS管的源端作为数据输入端，各NMOS管的漏端相连作为NMOS逻辑单元的输出端并输出逻辑译码值；电平恢复单元的输入端接NMOS逻辑单元的输出端，用于将NMOS逻辑单元输出的逻辑译码值的高电平电压上拉至电源电压，同时对NMOS逻辑单元输出的逻辑译码值进行缓冲输出。进一步的，所述电平恢复单元包括PMOS管、第一反相器和第二反相器；PMOS管的源端接电源，PMOS管的漏端接NMOS逻辑单元的输出端，第一反相器和第二反相器串接，第一反相器的输入端接NMOS逻辑单元的输出端，第一反相器的输出端接PMOS管的栅端和第二反相器的输入端，第一反相器输出端的输出为逻辑译码电路的第一缓冲输出，第二反相器输出端的输出为逻辑译码电路的第二缓冲输出。进一步的，所述NMOS逻辑单元为多路数据选择逻辑单元、多路与逻辑单元、多路与非逻辑单元、多路或逻辑单元、多路或非逻辑单元、多路同或逻辑单元、多路异或逻辑单元中的一种。进一步的，所述NMOS逻辑单元为两路与逻辑单元，所述NMOS管为两个，其中一个 NMOS管的源端的输入信号为0，两个NMOS管的栅端的输入信号互为相反信号。进一步的，所述NMOS逻辑单元为两路或逻辑单元，所述NMOS管为两个，其中一个 NMOS管的源端的输入信号为1，两个NMOS管的栅端的输入信号互为相反信号。进一步的，所述NMOS逻辑单元为两路异或/同或逻辑单元，所述NMOS管为两个， 两个NMOS管的源端的输入信号互为相反信号，两个NMOS管的栅端的输入信号互为相反信号。采用本实用新型的逻辑译码电路，既避免了阈值损失，且减小了集成电路的面积， 使得电路结构简单，大大降低了制作成本。
以下结合附图来对本实用新型作进一步详细说明，其中图1是现有技术的一种CMOS数据选择开关结构示意图；图2是现有技术的一种NMOS逻辑单元的结构示意图；图3a_图3c是现有技术的为避免采用NMOS逻辑单元的电路引起阈值损失的三种解决方法的电路结构示意图；图4是本实用新型实施例的逻辑译码电路结构示意图；图5是本实用新型的实现三选一多路数据选择的逻辑译码电路实施例；图6是本实用新型的实现二输入与/与非的逻辑译码电路实施例；图7是本实用新型的实现二输入或/或非的逻辑译码电路实施例；图8是本实用新型的实现二输入同或/异或的逻辑译码电路实施例。
具体实施方式
如图4所示，为本实用新型实施例的低成本逻辑译码电路，包括NMOS逻辑单元和电平恢复单元，其中NMOS逻辑单元中的各NMOS管的栅端作为数据选择端S^"Sn，各NMOS管的源端作为数据输入端D^ Dn，η为大于2的自然数。NMOS逻辑单元输出逻辑译码值。电平恢复单元用于将NMOS逻辑单元输出int处的高电平电压Vdd-Vtn上拉至Vdd并输出，其中 Vdd为电源电压，Vtn为NMOS管的阈值电压。实施例1 图5所示为本实用新型的实现三选一多路数据选择的逻辑译码电路实施例。所述 NMOS逻辑单元包括NMOS管50、NMOS管51、NM0S管52三个开关，相应的源端D1、源端D2、源端D3分别为三个NMOS管的数据输入端，相应的栅端S1、栅端S2、栅端&作为三个NMOS管的数据选择端，三个NMOS管的漏端相连作为输出信号的中间结点，输出NMOS逻辑单元的逻辑值，当源端D1、源端D2、源端D3的输入信号为1即高电平时，经过各NMOS管后，产生了阈值损失，电平降为Vdd-Vtn,即NMOS逻辑单元的输出int为弱1信号，由于这一电平仍大于第一反相器91的翻转阈值，经第一反相器91反相后，输出OUt2为0，而这一信号将使PMOS管90 导通，将NMOS逻辑单元的输出int处的高电平电压Vdd-Vtn上拉至VDD。第二反相器92则将第一反相器反相后得到的第一缓冲输出OUt2再次反相，得到NMOS逻辑单元译码后的第二缓冲输出OUtp本实施例仅是对实现三选一多路数据选择的逻辑译码电路举例，本实用新型也可以实现两路或超过三路的多路数据选择。实施例2 图6所示为本实用新型的实现二输入与/与非的逻辑译码电路实施例。所述NMOS 逻辑单元由NMOS管60、NMOS管61构成，其中NMOS管60的栅端由其中一个输入信号in2的互补值(即^ )控制，其源端输入为固定逻辑值0，漏端与另一 NMOS管61的漏端相连作为 NMOS逻辑单元的输出端。NMOS管61的栅端由输入信号in2控制，其源端由另一信号In1作为输入。当输入In1为0，in2为0时，匪OS管60导通，匪OS管61关闭，而匪OS管60的源端输入为0信号，使NMOS逻辑单元的输出int为0信号；当输入In1为1，in2为0时，NMOS 管60导通，NMOS管61关闭，而NMOS管60的源端输入为0信号，使NMOS逻辑单元的输出 int为0信号；当输入In1为0，in2为1时，NMOS管61导通，匪OS管60关闭，而NMOS管61 的源端输入为0信号，使NMOS逻辑单元的输出int为0信号；当输入In1为1，in2为1时， NMOS管61导通，NMOS管60关闭，而NMOS管60的源端输入为1信号，使NMOS逻辑单元的输出int为弱1信号。如表1所示，以上的两个NMOS管60、61完成了 “与”的逻辑功能。经过各NMOS管后，逻辑高电平产生了阈值损失，电平降为Vdd-Vtn,即NMOS逻辑单元的输出int为弱1信号，由于这一电平仍大于第一反相器91的翻转阈值，经第一反相器 91反相后，输出OUt2为0，而这一信号将使PMOS管90导通，将NMOS逻辑单元的输出int处的高电平电压Vdd-Vtn上拉至VDD。第二反相器92则将第一反相器反相后得到的第一缓冲输出OUt2再次反相，得到NMOS逻辑单元译码后的第二缓冲输出oil、。当NMOS逻辑单元的输出int的电平为0时，则经过第一反相器91反相之后，PMOS管90将处于关闭状态，而不影响int处的逻辑电平。表1与门的真值表
权利要求1.一种逻辑译码电路，其特征在于，包括匪OS逻辑单元和电平恢复单元；所述NMOS逻辑单元包括至少两个NMOS管，各NMOS管的栅端作为数据选择端，各NMOS管的源端作为数据输入端，各NMOS管的漏端相连作为NMOS逻辑单元的输出端并输出逻辑译码值；电平恢复单元的输入端接NMOS逻辑单元的输出端，用于将NMOS逻辑单元输出的逻辑译码值的高电平电压上拉至电源电压，同时对NMOS逻辑单元输出的逻辑译码值进行缓冲输出。
2.如权利要求1所述的逻辑译码电路，其特征在于，所述电平恢复单元包括PMOS管、第一反相器和第二反相器；PMOS管的源端接电源，PMOS管的漏端接NMOS逻辑单元的输出端， 第一反相器和第二反相器串接，第一反相器的输入端接NMOS逻辑单元的输出端，第一反相器的输出端接PMOS管的栅端和第二反相器的输入端，第一反相器输出端的输出为逻辑译码电路的第一缓冲输出，第二反相器输出端的输出为逻辑译码电路的第二缓冲输出。
3.如权利要求1或2所述的逻辑译码电路，其特征在于，所述NMOS逻辑单元为多路数据选择逻辑单元、多路与逻辑单元、多路与非逻辑单元、多路或逻辑单元、多路或非逻辑单元、多路同或逻辑单元、多路异或逻辑单元中的一种。
4.如权利要求1或2所述的逻辑译码电路，其特征在于，所述NMOS逻辑单元为两路与逻辑单元，所述NMOS管为两个，其中一个NMOS管的源端的输入信号为0，两个NMOS管的栅端的输入信号互为相反信号。
5.如权利要求1或2所述的逻辑译码电路，其特征在于，所述NMOS逻辑单元为两路或逻辑单元，所述NMOS管为两个，其中一个NMOS管的源端的输入信号为1，两个NMOS管的栅端的输入信号互为相反信号。
6.如权利要求1或2所述的逻辑译码电路，其特征在于，所述NMOS逻辑单元为两路异或/同或逻辑单元，所述NMOS管为两个，两个NMOS管的源端的输入信号互为相反信号，两个NMOS管的栅端的输入信号互为相反信号。
专利摘要本实用新型公开了一种逻辑译码电路，该逻辑译码电路包括NMOS逻辑单元和电平恢复单元；所述NMOS逻辑单元包括至少两个NMOS管，各NMOS管的栅端作为数据选择端，各NMOS管的源端作为数据输入端，各NMOS管的漏端相连作为NMOS逻辑单元的输出端并输出逻辑译码值；电平恢复单元的输入端接NMOS逻辑单元的输出端，用于将NMOS逻辑单元输出的逻辑译码值的高电平电压上拉至电源电压，同时对NMOS逻辑单元输出的逻辑译码值进行缓冲输出。采用本实用新型的逻辑译码电路，能在避免采用NMOS逻辑单元引起阈值损失的同时，进一步降低系统复杂性以及成本开销。
文档编号H03K19/094GK202178753SQ201120313088
公开日2012年3月28日 申请日期2011年8月24日 优先权日2011年8月24日
发明者周小爽, 张盛, 胡铁刚 申请人:杭州士兰微电子股份有限公司