专利名称：占空比调整电路的制作方法
技术领域：
本发明涉及集成电路技术领域，尤其涉及一种不受制造工艺、电压、温度参数影响的占空比调整电路。
背景技术：
随着集成电路工艺的不断发展，芯片的工作速度持续提高，工作速度的提高意味着更苛刻的时序精度，因此，对系统时钟性能的要求也在不断的提闻。时钟的占空比是时钟性能中一个比较重要的性能指标。占空比(Duty Cycle)通常指在一串理想的脉冲周期序列中(如方波)，正脉冲的持续时间与脉冲周期的比值。如占空比为50%则意味着高电平时钟周期的宽度等于低电平时钟周期的宽度。就目前而言，50%的占空比对数据的传输较有利，也是系统稳定工作的必要条件之一。例如对于双倍速率同步动态随机存储器 (DDR-SDRAM, DoubleData Rate Synchronous Dynamic Random Access Memory)而言，其是一个时钟周期内传输两次数据，即在时钟的上升沿和下降沿各传输一次数据，因此，时钟占空比达到50%就显得尤为重要。
在实际应用场合中，由于需要较高的频率和严格的同步，系统时钟一般通过时钟数据恢复电路(CDR,Clock and Data Recovery)、锁相环(PLL,Phase-Locked Loop)或延迟锁相环(DLL，Delay-Locked Loop)来产生。由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经倍频、同步后产生的时钟往往不能保证50%的占空比。此外， 即使产生的时钟占空比为严格的50%,在之后的时钟信号的传输过程中，由于传输链路中存在的系统及工艺偏差，占空比也会发生失调，且在频率较高的情况下，占空比的失调甚至可以使得时钟信号不能正常翻转，因此导致严重的时序错误。故除了对PLL、DLL产生的系统时钟的占空比进行调整外，也需要对输入时钟的占空比进行调整。
占空比调整电路(duty cycle correction circuit)或占空比调整器(DDC， DutyCycle Corrector)用于调整时钟信号的占空比。占空比调整电路通常可以分为数字调整方式或模拟调整方式的占空比调整电路。数字调整方式的占空比调整电路通常具有较高的环路稳定性和较快的调整时间，但调整精度和调整的频率的范围、占空比范围有限，且结构复杂。模拟调整方式的占空比调整电路则具有高精度、宽范围、结构简单的特点。
图I是现有的占空比调整电路。如图I所不的占空比调整电路为一反馈系统，其中延时单元(DU，Delay Unit)包括多个串接的反相器。电荷泵CPA为电容C5提供充电电流和放电电流，电荷泵CPB为电容C6提供充电电流和放电电流。电容C5的充放电时间由 CK2tl决定，电容C6的充放电时间由环形振荡器(R0，Ring Oscillator)输出的时钟信号决定。图I中所示的占空比调整电路通过改变电容C5—端的电压V5来改变控制电压Vltl，进而通过控制电压Vltl的变化来调整输入时钟信号CKltl的占空比，以使得最终经过DU输出的时钟信号CK2tl的占空比达到50%。
发明人发现，采用图I的占空比调整电路对输入的时钟信号CKltl如占空比小于 50%的方波或正弦波，或者占空比大于50%的方波或正弦波等，进行调整后输出的时钟信号CK2q的占空比往往达不到50%。
发明人经过研究确定输出时钟信号CK2tl的占空比达不到50%的主要原因是由于图 I中所示的放大器的反相输入端输入的参考电压V6不稳而导致的，而参考电压V6则取决于与电荷泵CPB相连的电容C6 —端的电压。一般来说电荷泵CPB输出的充电电流和放电电流是相等的，因此，若对电容C6充电的时间和放电的时间相等，则电容C6 —端的电压会保持稳定，也即输入放大器反相输入端的参考电压V6是稳定的。然而对电容C6进行充电和放电的时间取决于为电荷泵CPB提供时钟信号的R0。对于RO而言，其通常由首尾相连的反相器实现，反相器是由晶体管构成的，晶体管的性能及RO的工作电压都会对RO输出的时钟信号有所影响。
晶体管的性能取决于生产该晶体管的工艺条件及晶体管工作时的温度，工艺条件有所变化晶体管的工艺角如TT (NFET-typical corner&PFET-typicalcorner), FF(Fast Fast corner), SS(Slow Slow corner)等都会有所变化。其中，typical指晶体管驱动电流是一个平均值，Fast指晶体管驱动电流是其最大值，Slow指晶体管驱动电流是其最小值 (此电流为Ids电流)。因此，RO所输出的时钟信号在很大程度上依赖于工艺条件、温度以及 RO的工作电压等因素，这些都会使得RO最终输出的时钟信号的占空比达不到50%，导致电荷泵CPB对电容C6的充电时间和放电时间不相等，进而使得输入放大器反相输入端的参考电压V6并不占空比为50%的时钟信号所对应的直流电位。
综上所述，采用图I所示的占空比调整电路，调整后的时钟信号往往达不到50%的占空比，且该调整电路较复杂。
因此，如何能够提供一种结构简单且能够稳定的输出预期占空比的时钟信号的电路成为目前亟待解决的问题之一。发明内容
本发明解决的问题是提供一种结构简单且能够稳定输出预期占空比的占空比调整电路。
为了解决上述问题，本发明提供了一种占空比调整电路，用于调整第一时钟信号的占空比，以得到第三时钟信号，包括脉宽调整单元、整形单元、反相单元和控制信号产生单元；其中，所述脉宽调整单元，输入所述第一时钟信号和控制信号，输出第二时钟信号； 所述整形单元，输入所述第二时钟信号，输出所述第三时钟信号；所述反相单元器，输入所述第三时钟信号，输出第四时钟信号；所述第三时钟信号与所述第四时钟信号的相位相反； 所述控制信号产生单元输入所述第三时钟信号和第四时钟信号，输出所述控制信号。
可选的，所述脉宽调整单元包括第一晶体管和第二晶体管；所述第一晶体管的栅极输入所述控制信号，所述第二晶体管的栅极输入所述第一时钟信号；所述第一晶体管的漏极与所述第二晶体管的漏极相连接输出所述第二时钟信号；所述第一晶体管的源极连接第一电压源，所述第二晶体管的源极连接第二电压源。
可选的，所述整形单元，包括多个串接的反相器。
可选的，所述控制信号产生单元包括第一电荷泵、第二电荷泵、放大器、第一电容、第二电容和第三电容；所述第一电荷泵的输入端输入所述第三时钟信号，输出端与所述第一电容的第一端相连接；所述第二电荷泵的输入端输入所述第四时钟信号，输出端与所述第二电容的第一端相连接；所述放大器的同相输入端与所述第一电容的第一端相连接， 反向输入端与所述第二电容的第一端相连接，输出端与所述第三电容的第一端相连接，输出所述控制信号；所述第一电容的第二端、第二电容的第二端和第三电容的第二端分别连接接地电压源。
可选的，所述整形单元包括奇数个串接的反相器，所述放大器的同向输出端与所述第三电容的第一端相连接。
可选的，所述整形单元包括偶数个串接的反相器，所述放大器的反向输出端与所述第三电容的第一端相连接。
可选的，所述第一电荷泵包括第一电流源、第二电流源、第三晶体管和第四晶体管；所述第一电流源的第一端连接电源电压源，第二端与所述第三晶体管的源级相连接； 所述第二电流源的第一端与所述第四晶体管的源级相连接，第二端连接接地电压源；所述第三晶体管的栅极与所述第四晶体管的栅极相连接输入所述第三时钟信号，所述第三晶体管的漏极、第四晶体管的漏极与所述第一电容的第一端相连接。
可选的，所述第二电荷泵包括第三电流源、第四电流源、第五晶体管和第六晶体管；所述第三电流源的第一端连接电源电压源，第二端与所述第五晶体管的源级相连接； 所述第四电流源的第一端与所述第六晶体管的源级相连接，第二端连接接地电压源；所述第五晶体管的栅极与所述第六晶体管的栅极相连接输入所述第四时钟信号，所述第五晶体管的漏极、第六晶体管的漏极与所述第二电容的第一端相连接。
可选的，所述反相单元为奇数个串接的反相器。
可选的，所述反相单元为一个反相器。
与现有技术相比，本发明的技术方案具有以下优点
控制信号产生单元的输入信号由整形单元输出的第三时钟信号和反相单元输出的第四时钟信号提供，并且第四时钟信号由一个反相器构成的反相单元提供，而不是由多个首尾相连的多个反相器构成的环形振荡器产生的自身振荡信号提供。并且反相单元的输入信号由整形单元输出的第三时钟信号提供，由此可知，反相单元输出的第四时钟信号与所述整形单元输出的第三时钟信号的相位相反。第三时钟信号的高低电平分别通过控制第一电荷泵对第一电容放电或充电，第四时钟信号的高低电平分别通过控制第二电荷泵对第二电容放电或充电，所以第一电容上的第一电压和第二电容上的第二电压分别反映了第三时钟信号和第四时钟信号的占空比。由于通过负反馈回路调节，最终使得放大器的正向输入端电压与反相输入端电压相等，所以负反馈环路稳定后第三时钟信号和第四时钟信号的占空比相等。由于第三时钟信号与第四时钟信号是反相关系，所以环路稳定后，这两个时钟信号的占空比只能都是50%，从而实现准确的50%的占空比调整。由于这是一种自校准方法，作为放大器的参考电压和参考时钟来源于其自身，所以能够抵消工艺、温度、电压对电路的影响，从而实现了输出50%占空比时钟的校准。
由于本发明占空比调整电路由脉宽调整单元、整形单元、反相单元和控制信号产生单元构成，并且反相单元仅采用一个反相器构成，因此，本发明的结构更加简单，成本更低。
图1是现有的占空比调整电路的电路图；图2是本发明实施方式的占空比调整电路的方框原理图；图3是本发明实施例一的占空比调整电路的电路原理图；图4是本发明实施例一的第一电荷泵的电路原理图；图5是本发明实施例一的第二电荷泵的电路原理图；图6是本发明实施例_■的占空比调整电路的电路原理图。
具体实施例方式为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不 同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类 似推广。因此本发明不受下面公开的具体实施方式
的限制。图2是本发明实施方式的占空比调整电路的方框原理图。如图2所示，所述占空比调整电路包括脉宽调整单元1、整形单元2、反相单元4 和控制信号产生单元3。其中，所述脉宽调整单兀1，输入第一时钟信号CKin和控制信号V&,输出第二时钟 信号ck2。其中，所述整形单兀2,输入所述第二时钟信号CK2，输出第三时钟信号CK。#其中，所述反相单兀4,输入所述的第三时钟信号Cl^ut，输出第四时钟信号CKref。所述第三时钟信号CK。#与所述第四时钟信号CKMf的相位相反。其中，所述控制信号产生单元3，输入所述第三时钟信号CK-和第四时钟信号 CKMf，输出所述控制信号V&。本实施方式中，所述占空比调整电路为一反馈系统，所述第一时钟信号CKin可以 为任意占空比的时钟信号，脉宽调整单元1输出的第二时钟信号CK2与第一时钟信号CKin反 相，且其占空比相对于第一时钟信号CKin而言得到了适当的调整；整形单元2除了可以将第 二时钟信号CK2延时以外，还对第二时钟信号CK2的波形进行整形，通过对设置确 定的翻转阈值电压来实现对第二时钟信号CK2的整形，使得整形单元2输出的第三时钟信 号CK-上升沿和下将沿更加陡峭。控制信号产生单元3由整形单元2输出的第三时钟信号CKwt和反相单元4输出 的第四时钟信号CKm提供，并且第四时钟信号CKMf由一个反相器41构成的反相单元4提 供，而不是由多个首尾相连的多个反相器构成的环形振荡器R0产生的自身振荡信号提供。 并且反相单元4输出的第四时钟信号CKMf与所述整形单元2输出的第三时钟信号CK-反 相，控制信号产生单元3基于第三时钟信号CKwt和第四时钟信号CK&输出控制信号V&。以下通过实施例一和实施例二来对本发明的技术方案进行详细的说明。实施例一图3是本发明实施例一的占空比调整电路的电路图。如图3所示，所述占空比调整电路包括脉宽调整单元1、整形单元2、控制信号产 生单元3和反相单元4。
其中，所述脉宽调整单元I包括第一晶体管11和第二晶体管12 ；
所述第一晶体管11的栅极输入控制信号V&，所述第二晶体管12的栅极输入第一时钟信号CKin ；
所述第一晶体管11的漏极与所述第二晶体管12的漏极相连接输出第二时钟信号 CK2;
所述第一晶体管11的源极连接第一电压源，所述第二晶体管12的源极连接第二电压源。
其中，所述整形单元2包括奇数个串接的反相器21，所述奇数个串接的反相器21 的输入端输入所述第二时钟信号CK2,输出端输出第三时钟信号CK—。
其中，所述反相单元4，为一个反相器41，其输入所述第三时钟信号CKrat,输出第四时钟信号CKMf。
所述第三时钟信号CKrat与第四时钟信号CKref的相位相反。
其中，所述控制信号产生单元3，包括第一电荷泵CP1、第二电荷泵CP2、放大器31、 第一电容Cl、第二电容C2和第三电容C3 ；
所述第一电荷泵CPl的输入端输入所述第三时钟信号CKtjut,输出端与所述第一电容Cl的第一端相连接；
所述第二电荷泵CP2的输入端输入所述第四时钟信号CKMf，输出端与所述第二电容C2的第一端相连接；
所述放大器31的同相输入端与所述第一电容Cl的第一端相连接,反向输入端与所述第二电容C2的第一端相连接，同向输出端与所述第三电容C3的第一端相连接,输出控制信号;
所述第一电容Cl的第二端、第二电容C2的第二端和第三电容C3的第二端分别连接接地电压源。
本实施例中，所述第一晶体管11可以是PMOS管，其源极连接第一电压源，所述第一电压源为电源电压源；所述第二晶体管12可以是NMOS晶体管，其源极连接第二电压源， 所述第二电压源为接地电压源。
图4是本发明实施例一的第一电荷泵的电路原理图。所述第一电荷泵CPl为电容 Cl提供充电电流或放电电流。
如图4所示，所述第一电荷泵CPl包括第一电流源101、第二电流源102、第三晶体管13和第四晶体管14 ;结合图3和图4，
所述第一电流源101的第一端连接电源电压源，第二端与所述三晶体管13的源级相连接；
所述第二电流源102的第一端与所述第四晶体管14的源级相连接，第二端连接接地电压源；
所述第三晶体管13的栅极与所述第四晶体管14的栅极相连接输入所述第三时钟信号CKwt，所述第三晶体管13的漏极、第四晶体管14的漏极与所述第一电容Cl的第一端相连接。
本实施例中，所述第一电流源101为第一电容Cl提供充电电流Ip，所述第二电流源102为第一电容Cl提供放电电流In，所述第三时钟信号的占空比关联于所述第一电流源的充电电流与所述第二电流源的放电电流之比。具体地，所述第三时钟信号的高电平持续的时间比低电平持续的时间等于所述充电电流比所述放电电流。举例来说，若想将第一时钟信号CKin的占空比调整至50%，则所述充电电流Ip与所述放电电流In相等。若想将第一时钟信号CKin的占空比调整至60%，则所述充电电流Ip为所述放电电流In的1. 5倍。所述第三晶体管13可以为PMOS管，所述第四晶体管14可以为NMOS管。
图5是本发明实施例一的第二电荷泵的电路原理图。所述第二电荷泵CP2为电容 C2提供充电电流或放电电流。
如图5所示，所述第二电荷泵CP2包括第三电流源103、第四电流源104、第五晶体管15和第六晶体管16 ;结合图3和图5，
所述第三电流源103的第一端连接电源电压源，第二端与所述五晶体管15的源级相连接；
所述第四电流源104的第一端与所述第六晶体管16的源级相连接，第二端连接接地电压源；
所述第五晶体管15的栅极与所述第六晶体管16的栅极相连接输入所述第四时钟信号CKMf，所述第五晶体管15的漏极、第六晶体管16的漏极与所述第二电容C2的第一端相连接。
本实施例中，所述第三电流源103为第二电容C2提供充电电流Ip，所述第四电流源104为第二电容C2提供放电电流In，为了保证放大器31的反相输入端输入的电压Vref 稳定，所述第三电流源103提供的充电电流Ip与所述第四电流源104提供的放电电流1 相等。所述第五晶体管15可以为PMOS管，所述第六晶体管16可以为NMOS管。
需要说明的是，本实施例中所述整形单元2是通过多个串接的反相器来实现的， 在其他实施例中，所述整形单元也可以采用或非门或与非门等实现。
以下以第一晶体管11为PMOS管、第二晶体管12为NMOS管、第三晶体管13为PMOS 管、第四晶体管14为NMOS管、第五晶体管15为PMOS管、第六晶体管16为NMOS管，将第一时钟信号CKin的占空比调整到50%为例，对本实施例的占空比调整电路的工作过程进行相应的说明。
请结合图3至图5，若输入的第一时钟信号CKin为占空比小于50%的时钟信号，则脉宽调整单元I的PMOS管和NMOS管的漏极输出与所述第一时钟信号CKin反相的第二时钟信号CK2,第二时钟信号CK2经过奇数个反相器21延迟后,输出与第一时钟信号CKin同相的第三时钟信号CKtjut。
由于第一时钟信号CKin的占空比小于50%，整形单元2中包括奇数个反相器21， 故所述第三时钟信号CKwt的占空比也小于50%，即低电平所占的时间大于高电平所占的时间。第一电荷泵CPl的输入端输入所述第三时钟信号CKtjut,对于第一电荷泵CPl而言,低电平使得第一电荷泵CPI中的PMOS管导通，对第一电容Cl充电；高电平使得第一电荷泵CPl 中的NMOS管导通，对第一电容Cl放电。由于第一电荷泵CPl中PMOS管导通的时间大于 NMOS管导通的时间，因此第一电荷泵CPl对第一电容Cl充电的时间大于对第一电容Cl放电的时间。第一电荷泵CPl中第一电流源101提供的充电电流Ip和第二电流源102提供的放电电流In相等，第一电容Cl第一端的电压V。升高。
又由于第三时钟信号CKtjut的占空比小于50%,第四时钟信号CKraf与第三时钟信号CKout反相，所以第四时钟信号CKief的占空比大于50%，即高电平所占的时间大于低电平所占的时间。第二电荷泵CP2的输入端所述第四时钟信号CKMf，对于第二电荷泵CP2而言，低电平使得第二电荷泵CP2中的PMOS管导通，对第二电容C2充电；高电平使得第二电荷泵 CP2中的NMOS管导通，对第二电容C2放电。由于第二电荷泵CPl中NMOS管导通的时间大于PMOS管导通的时间，因此，第二电荷泵CP2对第二电容C2充电的时间小于对第二电容Cl 放电的时间。第二电荷泵CP2中第三电流源103提供的充电电流Ip和第四电流源104提供的放电电流In相等，第二电容C2第一端的电压VMf降低。
放大器31的同相输入端与所述第一电容Cl的第一端相连,反相输入端与所述第二电容C2的第一端相连。对于放大器31而言,其同相输出端是与输入同相变化的输出端， 反相输出端是与输入反相变化的输出端。具体地，当同相输入端的电压升高时，同相输出端的电压也升高；当同相输入端的电压降低时，同相输出端的电压也降低。
放大器31的同相输入端与所述第一电容Cl的第一端相连接，当第一时钟信号CKin 的占空比小于50%时,第一电容Cl第一端的电压V。升高,第二电容C2的第一端的电压Vraf 降低，即V。大于Vraf,故同相输出端输出的控制信号Vcyte升高。
控制信号V&输入至脉宽调整单元I的PMOS管以对其进行控制，Vcto升高时，流过 PMOS管的电流变小，对a点的充电变慢，即第二时钟信号CK2的上升沿变得缓慢。经过整形单元2中的反向器整形后，输出的第三时钟信号CKrat的占空比相对于第一时钟信号CKiJA 占空比而言会变大，也即调整后的第一时钟信号CKin (第三时钟信号CKrat)的上升沿相对于调整前而言，其脉宽会变宽。
随着第三时钟信号CKwt的占空比逐渐的变大，第一电荷泵泵CPl中PMOS管导通的时间与NMOS管导通的时间越来越接近，对第一电容CI充电的时间及放电的时间也越来越接近，Vc降低，当Vc=Vm时放大器的同相输出端输出的电压Vcto稳定在某一特定值，此时反馈系统达到稳定，第三时钟信号CKtjut的占空比达到50%，也即第一时钟信号CKin (输入时钟信号)经过占空比调整电路调整后，输出的时钟信号(第三时钟信号CKrat)的占空比达到了 50%。
若第一时钟信号CKin (输入的时钟信号)为占空比大于50%的时钟信号,贝U第三时钟信号CKwt的占空比也大于50%，即低电平所占的时间小于高电平所占的时间。因此第一电荷泵CPl对第一电容Cl充电的时间小于对第一电容Cl放电的时间。由于第一电荷泵 CPl中的第一电流源101提供的充电电流Ip和第二电流源102提供的放电电流In相等，第一电容Cl第一端的电压V。降低。
又由于第三时钟信号CKtjut的占空比大于50%,第四时钟信号CKraf与第三时钟信号 CKout反相，所以第四时钟信号CKref的占空比小于50%，即低电平所占的时间大于高电平所占的时间。第二电荷泵CP2的输入端所述第四时钟信号CKMf，对于第二电荷泵CP2而言，低电平使得第二电荷泵CP2中的PMOS管导通，对第二电容C2充电；高电平使得第二电荷泵 CP2中的NMOS管导通，对第二电容C2放电。由于第二电荷泵CPl中NMOS管导通的时间大于PMOS管导通的时间，因此，第二电荷泵CP2对第二电容C2充电的时间大于对第二电容Cl 放电的时间。第二电荷泵CP2中第三电流源103提供的充电电流Ip和第四电流源104提供的放电电流In相等，第二电容C2第一端的电压VMf升高。
由于放大器31的同相输入端与所述第一电容Cl的第一端相连接，反相输入端与所述第二电容C2的第一端相连接，当第一时钟信号CKin的占空比大于50%时,第一电容Cl 第一端的电压V。降低,第二电容C2的第一端的电压Vraf升高,即V。小于VMf,故同相输出端输出的控制信号V&降低。
Vctr降低时，流过PMOS管的电流变大，使NMOS管对a点的放电变慢，即第二时钟信号CK2的下降沿变缓。经过整形单元2中的反向器整形后，输出的第三时钟信号CKwt的占空比相对于第一时钟信号CKin的占空比而言会变小。
随着第三时钟信号CKtjut的占空比逐渐的变小，第一电荷泵泵CPl对第一电容Cl充电的时间及放电的时间也越来越接近，Vc升高，当Vc=Vref时放大器的同相输出端输出的电压稳定在某一特定值，此时反馈系统达到稳定，第三时钟信号CKtjut的占空比达到50%， 也即第一时钟信号CKin经过占空比调整电路调整后其占空比达到了 50%。
需要说明的是，本实施例中是以将输入时钟信号的占空比调整到50%为例进行说明的，但是本实施例中的占空比调整电路并不仅仅局限于将输入时钟信号的占空比调整到 50%，通过控制第一电荷泵CPl中充电电流和放电电流的大小可以将输入信号的占空比调整到预期值。因此，将输入时钟信号的占空比调整到50%不应作为对本发明技术方案的限定。
实施例二
本实施例中，占空比调整电路与实施例一中相类似,不同的是本实施例中的整形单元包括了偶数个反相器，控制信号产生单元中放大器的连接方式与实施例一中有所不同。
图6是本发明实施例_■的占空比调整电路的电路原理图。
如图6所示，所述占空比调整电路包括脉宽调整单元I、整形单元2'、控制信号产生电路3'和反相单元4。
所述脉宽调整单元I和反相单元4与实施例一中相同或类似，此处不再赘述。整形单元2'包括偶数个反相器21，控制信号产生单元3'包括的第一电荷泵CP1、第二电荷泵CP2的结构与实施例一中相类似，此处不再赘述。放大器31的同相输入端仍与第一电容 Cl的第一端相连，反相输入端仍与第二电容C2的第一端相连,反相输出端与第三电容C3的第一端相连。
以下仍以第一晶体管11为PMOS管、第二晶体管12为NMOS管、第三晶体管13为 PMOS管、第四晶体管14为NMOS管、第五晶体管15为PMOS管、第六晶体管16为NMOS管，将第一时钟信号CKin的占空比调整到50%为例，对本实施例的占空比调整电路的工作过程进行相应的说明。
请结合图4至图6，若第一时钟信号CKin (输入的时钟信号)为占空比小于50%的时钟信号，则脉宽调整单元I的PMOS管和NMOS管的漏极输出与所述第一时钟信号CKin反相的第二时钟信号CK2，第二时钟信号CK2经过偶数个反相器21延迟后，输出与第一时钟信号CKin反相的第三时钟信号CKout。
由于第一时钟信号CKin的占空比小于50%，故所述第三时钟信号CKwt的占空比大于50%,由于第三时钟信号CKtjut经过反相单兀4的反相器41后,输出与第三时钟信号相反的第四时钟信号CKMf，故四时钟信号CKMf的占空比小于50%。因此，第一电荷泵CPl对第一电容Cl充电的时间小于对第一电容Cl放电的时间。由于第一电荷泵CPl中的第一电流源101提供的充电电流Ip和第二电流源102提供的放电电流In相等，第一电容Cl第一端的电压V。降低。同理，第二电荷泵CP2中的第三电流源103提供的充电电流Ip和第四电流源104提供的放电电流In相等，使第二电容C2第一端的电压VMf升高。
由于放大器31的同相输入端与所述第一电容Cl的第一端相连，当第一时钟信号 CKin的占空比小于50%时,第一电容Cl第一端的电压V。降低,第二电源C2第一端的电压 Vref升高，即V。小于VMf，故放大器31反相输出端输出的控制信号Vctr升高。
控制信号V&输入至脉宽调整单元I的PMOS管以对其进行控制，Vcto升高时，流过 PMOS管的电流变小，对a点的充电变慢，即第二时钟信号CK2的上升沿变得缓慢。经过整形单元2中的反向器整形后，输出的第三时钟信号CKrat的占空比相对于第一时钟信号CKiJA 占空比而言会变大，也即调整后的第一时钟信号CKin (第三时钟信号CKrat)上升沿相对于调整前而言，其脉宽会变宽。
随着第三时钟信号CKwt的占空比逐渐的变小，第一电荷泵泵CPl中PMOS管导通的时间与NMOS管导通的时间越来越接近，对第一电容CI充电的时间及放电的时间也越来越接近，Vc升高，当Vc=Lf时放大器的反相输出端输出的电压Vcto稳定在某一特定值，此时反馈系统达到稳定，第三时钟信号CKtjut的占空比达到50%，也即也即第一时钟信号CKin (输入时钟信号)经过占空比调整电路调整后，输出的时钟信号(第三时钟信号CKrat)的占空比达到了 50%ο
若第一时钟信号CKin (输入的时钟信号)为占空比大于50%的时钟信号,贝U第三时钟信号CKtjut的占空比小于50%,即低电平所占的时间大于高电平所占的时间。因此，第一电荷泵CPl对第一电容Cl充电的时间大于对第一电容Cl放电的时间。由于第一电荷泵CPl 中的第一电流源101提供的充电电流Ip和第二电流源102提供的放电电流In相等，第一电容Cl第一端的电压V。升高。
又由于第一时钟信号CKin的占空比大于50%，则所述第三时钟信号CKwt经过脉宽调整单元I和偶数个反相器21组成的整形单元2'后占空比小于50% ;由于与第三时钟信号CKtjut相反，因此,第四时钟信号CKref与第占空比也大于50%,即高电平所占的时间大于低电平所占的时间。因此，第二电荷泵CP2对第二电容Cl充电的时间小于对第一电容Cl放电的时间，故第二电容C2第一端的电压VMf降低。
由于放大器31的同相输入端与所述第一电容Cl的第一端相连,反相输入端与所述第二电容C2的第一端相连，当第一时钟信号CKin的占空比大于50%时，第一电容Cl第一端的电压V。升高，第二电源C2第一端的电压Vref升降低，即V。大于VMf，故放大器31反相输出端输出的控制信号就相应降低了。
Vctr降低时，流过PMOS管的电流变大，使NMOS管对a点的放电变慢，即第二时钟信号CK2的下降沿变缓。经过整形单元2中的反向器整形后，输出的第三时钟信号CKwt的占空比相对于第一时钟信号CKin的占空比而言会变小。
随着第三时钟信号CKtjut的占空比逐渐的变大，第一电荷泵泵CPl对第一电容Cl充电的时间及放电的时间也越来越接近，Vc降低，当Vc=Vref时放大器的反相输出端输出的电压稳定在某一特定值，此时反馈系统达到稳定，第三时钟信号CKtjut的占空比达到50%， 也即第一时钟信号CKin经过占空比调整电路调整后其占空比达到了 50%。
综上所述，本发明的技术方案至少具有以下有益效果
第三时钟信号CKtjut的高低电平分别通过控制第一电荷泵CPl对第一电容Cl放电或充电，第四时钟信号CKm的高低电平分别通过控制第二电荷泵CP2对第二电容C2放电或充电，所以第一电容Cl上的第一电压V。和第二电容C2上的第二电压VMf分别反映了第三时钟信号CKrat和第四时钟信号CKref的占空比。由于通过负反馈回路调节，最终使得放大器 31的同相输入端电压与反相输入端电压相等，所以负反馈环路稳定后第三时钟信号CKwt 和第四时钟信号CKMf的占空比相等。由于第三时钟信号CKwt与第四时钟信号CKref是反相关系，所以环路稳定后，这两个时钟信号的占空比只能都是50%，从而实现准确的50%的占空比调整。由于这是一种自校准方法，作为放大器的参考电压，以及反相单元的反相器的参考时钟来源于电路本身，而非单独的时钟源，所以能够抵消工艺、温度、电压对电路的影响， 即克服了 PVT (Process Voltage Temperature, PVT)变化,实现了输出50%占空比时钟的校准。
由于本发明占空比调整电路由脉宽调整单元、整形单元、反相单元和控制信号产生单元构成，并且反相单元仅采用一个反相器构成，因此，本发明的结构更加简单，成本更低。
需要说明的是，以上实施例中的反相单元仅采用一个反相器，目的是使反相单元输出与整形单元输出的第三时钟信号相位相反的第四时钟信号，由此可推断出，反相单元可以采用三、五、七个等奇数个串接的反相器构成。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种占空比调整电路，用于调整第一时钟信号的占空比，以得到第三时钟信号，其特征在于，包括脉宽调整单元、整形单元、反相单元和控制信号产生单元；其中， 所述脉宽调整单元，输入所述第一时钟信号和控制信号，输出第二时钟信号； 所述整形单元，输入所述第二时钟信号，输出所述第三时钟信号； 所述反相单元，输入所述第三时钟信号，输出第四时钟信号； 所述第三时钟信号与所述第四时钟信号的相位相反； 所述控制信号产生单元输入所述第三时钟信号和第四时钟信号，输出所述控制信号。
2.如权利要求I所述的占空比调整电路，其特征在于，所述脉宽调整单元包括第一晶体管和第二晶体管； 所述第一晶体管的栅极输入所述控制信号，所述第二晶体管的栅极输入所述第一时钟信号; 所述第一晶体管的漏极与所述第二晶体管的漏极相连接输出所述第二时钟信号； 所述第一晶体管的源极连接第一电压源，所述第二晶体管的源极连接第二电压源。
3.如权利要求I所述的占空比调整电路，其特征在于，所述整形单元，包括多个串接的反相器。
4.如权利要求I所述的占空比调整电路，其特征在于，所述控制信号产生单元，包括第一电荷泵、第二电荷泵、放大器、第一电容、第二电容和第三电容； 所述第一电荷泵的输入端输入所述第三时钟信号，输出端与所述第一电容的第一端相连接； 所述第二电荷泵的输入端输入所述第四时钟信号，输出端与所述第二电容的第一端相连接； 所述放大器的同相输入端与所述第一电容的第一端相连接，反向输入端与所述第二电容的第一端相连接，输出端与所述第三电容的第一端相连接，输出所述控制信号； 所述第一电容的第二端、第二电容的第二端和第三电容的第二端分别连接接地电压源。
5.如权利要求4所述的占空比调整电路，其特征在于，所述整形单元包括奇数个串接的反相器，所述放大器的同向输出端与所述第三电容的第一端相连接。
6.如权利要求4所述的占空比调整电路，其特征在于，所述整形单元包括偶数个串接的反相器，所述放大器的反向输出端与所述第三电容的第一端相连接。
7.如权利要求4所述的占空比调整电路，其特征在于，所述第一电荷泵包括第一电流源、第二电流源、第三晶体管和第四晶体管； 所述第一电流源的第一端连接电源电压源，第二端与所述第三晶体管的源级相连接；所述第二电流源的第一端与所述第四晶体管的源级相连接，第二端连接接地电压源；所述第三晶体管的栅极与所述第四晶体管的栅极相连接输入所述第三时钟信号，所述第三晶体管的漏极、第四晶体管的漏极与所述第一电容的第一端相连接。
8.如权利要求4所述的占空比调整电路，其特征在于，所述第二电荷泵包括第三电流源、第四电流源、第五晶体管和第六晶体管； 所述第三电流源的第一端连接电源电压源，第二端与所述第五晶体管的源级相连接； 所述第四电流源的第一端与所述第六晶体管的源级相连接，第二端连接接地电压源；所述第五晶体管的栅极与所述第六晶体管的栅极相连接输入所述第四时钟信号，所述第五晶体管的漏极、第六晶体管的漏极与所述第二电容的第一端相连接。
9.如权利要求I所述的占空比调整电路，其特征在于，所述反相单元为一个反相器。
10.如权利要求I所述的占空比调整电路，其特征在于，所述反相单元为奇数个串接的反相器。
全文摘要
本发明提供一种占空比调整电路，用于调整第一时钟信号的占空比，以得到第三时钟信号，包括脉宽调整单元、整形单元、反相单元和控制信号产生单元；所述脉宽调整单元，输入所述第一时钟信号和控制信号，输出第二时钟信号；所述整形单元，输入所述第二时钟信号，输出所述第三时钟信号；所述反相单元，输入所述第三时钟信号，输出第四时钟信号；所述第三时钟信号与所述第四时钟信号的相位相反；所述控制信号产生单元输入所述第三时钟信号和第四时钟信号，输出所述控制信号。本发明占空比调整电路，其结构简单，并且能够稳定输出预期占空比的时钟信号。
文档编号H03K3/017GK102983842SQ20121050710
公开日2013年3月20日 申请日期2012年11月30日 优先权日2012年11月30日
发明者陈丹凤 申请人:上海宏力半导体制造有限公司