三态门的制作方法
【专利摘要】本发明涉及一种三态门(1000，2000)，包括输出端(1400)和至少两个晶体管(1200，1300；2200，2300)，每一个晶体管都具有至少第一栅极和第二栅极，被配置为使得通过控制晶体管中的至少一个晶体管的阈值电压在输出端设置高阻抗值(Z)。
【专利说明】三态门
[0001]本发明涉及电子领域，更具体地涉及三态门领域。更具体地说，它涉及这样的三态门，即，该三态门包括一个输出端并且能够通过控制三态门在该输出端输出高阻抗值。
[0002]三态门允许其输出端呈现除了 O和I逻辑电平之外的高阻抗状态，有效地从电路去除三态门的输出的影响。当多个电路共享一个公共的介质(比如在多个I/o电路驱动一个公共的总线)的情况下，这是有用的。
[0003]图3a示出了三态门3000的示例性实现。如在图中可以看出，三态门3000包括与非门3001、或非门3002、P型晶体管3200和N型晶体管3300。此外，三态门3000具有以下输入和输出连接:输入端3100、输出使能端子3700和3800、输出端3400、电源端子3500和接地端子3600。
[0004]参照图3b解释图3a所示的三态门3000的行为。
[0005]如图3b所示，三态门3000的输出端3400的输出信号OUT的值依赖于输入至输出使能端子3700和3800的信号Φ和ΦΒ的值。
[0006]更具体地，当信号Φ等于逻辑值O或者更通常地由表中的“L”表示的低逻辑值，而信号ΦΒ等于逻辑值I或更通常地由表中的“H”表示的高逻辑值时，输出信号OUT等于高阻抗值Ζ。这是由于处于低逻辑值的信号Φ使与非门3001输出与信号IN的值无关的高逻辑值。同样，具有高逻辑值的ΦΒ信号使或非门3002的输出呈现与输入信号IN的值无关的低逻辑值。因此，P型晶体管3200在其栅极上具有高逻辑值，而N型晶体管3300在其栅极上具有低逻辑值。这意味着两个晶体管3200和3300被关断，如在表中的P沟道行和N沟道行由关键字“OFF”表示，输出端3400与电源端子3500和接地端子3600物理地分离。通过这种方式，可以与输入端3100上的输入信号IN的值无关地实现信号OUT的高阻抗值。
[0007]反之，当信号Φ等于高逻辑值而信号ΦB等于低逻辑值时，与非门3001和或非门3002两者的输出将依赖于输入信号IN的值。更具体地，如果信号IN具有低的逻辑值，与非门3001的输出将是高逻辑值。而且，或非门3002的输出将是高逻辑值。因此，OUT信号的值将处于低逻辑值。另一方面，当IN信号处于高逻辑值时，OUT信号将是高逻辑值。因此，OUT信号呈现与IN信号相同的值，且在输入端3100输入的逻辑值被传输到输出端3400。这是由针对N和P晶体管沟道的关键字“switch”来表示，这表示根据IN信号来确定晶体管的沟道的状态。
[0008]对于信号Φ和ΦΒ的值的剩余组合分别是低、低、高、高的逻辑值，在输出端3400产生依赖于输入端3100的信号IN的值的信号OUT。图3b的表中给出了细节，其中，“OFF”表示该单个晶体管不导通，与IN信号的值无关，而“switch”表示晶体管导通，取决于IN信号的值。更具体地，针对信号Φ和ΦΒ的组合分别为低和低，当输入信号IN具有低的值时，信号OUT呈现低的值，然而当输入信号IN具有高逻辑值时，信号OUT呈现高阻抗Z的值。相反，对于信号Φ和ΦΒ的组合分别为高和高时，当输入信号IN具有低逻辑值时，输出信号OUT呈现高阻抗值Ζ，而当输入信号IN具有高逻辑值时输出信号OUT呈现高逻辑值。
[0009]换句话说，低和低的φ和φβ的组合可实现下拉(图中的ro)。在这种情况下，可以只通过缓冲器来下拉输出，并且它自己无法返回到高电平。当多个输出被连接到同一信号(一次只有一个激励)并且通过缓冲器外部的单一的和公共的上拉来实现返回高电平时，这是很有用的。这广泛地应用在实践中，因为所有的信号都参考公共的地。
[0010]对称地，高和高的Φ和ΦΒ的组合可实现上拉(图中的ro)。在这种情况下，可仅通过缓冲器来上拉输出并且其自己无法返回到低电平。当多个输出被连接到同一信号(一次只有一个激活)并由单一的和公共的下拉来实现返回低电平时，这是很有用的。这很少应用在实践中，因为信号从一个功能到下一个功能参考不同的电源电位(VDD)。
[0011]这种特性使得可以将输入端3100的值传送到输出端3400或通过输出对应于高阻抗逻辑值Z的信号OUT将输入端3100从输出端3400去耦。
[0012]这样的三态缓冲器3000被广泛地应用在几乎所有I/O驱动器上。在这些情况下，所需的晶体管通常是相当大的，特别是当与在半导体芯片中通常使用的剩余的“核心”晶体管比较时。有时，I/o电路的预定面积实际上占据芯片总面积的50%以上。因此，减少为了实现三态缓冲器所使用的晶体管的数量，对半导体芯片的尺寸和成本方面的实现显著的影响。
[0013]本发明已经实现了这个目的。更具体地，本发明允许实现一种三态缓冲器，其使用的晶体管的数目减少，从而由于三态缓冲器大大减少了面积消耗。
[0014]更具体地，本发明的一种实施方式可以涉及一种三态门，包括输出端；以及至少两个晶体管，每一个晶体管都具有至少第一栅极和第二栅极，被配置成通过控制至少一个晶体管中的阈值电压使得在输出端上设置高阻抗值。
[0015]由于这样的方法，能够有利地实现使用数目减少的晶体管的三态缓冲器。
[0016]在某些实施方式中，晶体管可被配置成通过控制至少两个晶体管的阈值电压使得在输出端上设置高阻抗值。
[0017]由于这样的方法，能够有利地实现使用数目减少的晶体管的三态缓冲器。
[0018]在某些实施方式中，晶体管的阈值电压可以彼此独立地控制。
[0019]由于这种方法，可以有利地操作三态门，以便在输出端上输出不同的值。
[0020]在某些实施方式中，晶体管可以是SOI晶体管。
[0021]由于这样的方法，能够有利地实现双栅极晶体管。
[0022]在某些实施方式中，可以用背栅来控制阈值电压。
[0023]由于这种方法，当晶体管是SOI晶体管时可以有利地控制阈值电压。
[0024]在某些实施方式中，晶体管可以是全耗尽型SOI晶体管。
[0025]由于这种方法，可以有利地利用针对背栅的具有更高的精度和更低的电压来控制晶体管的阈值电压。
[0026]在某些实施方式中，晶体管可以是鳍式场效应(Finfet)晶体管。
[0027]由于这种方法，能够不采用SOI基板来实现三态门。
[0028]在某些实施方式中，晶体管可以包括第一晶体管和第二晶体管；并且所述第一晶体管可连接在电源端子和输出端之间，并且所述第二晶体管连接在接地端子和输出端之间。
[0029]由于这种方法，可以有利地连接晶体管从而只用两个晶体管实现三态功能。
[0030]在某些实施方式中，三态门可以进一步包括连接到所述晶体管的第一栅极的输入端。[0031 ] 由于这样的方法，可以有利地实现数字三态门。
[0032]在某些实施方式中，三态门可以进一步包括连接到所述晶体管中的一个晶体管的第一栅极的输入端。
[0033]由于这样的方法，可以有利地实现模拟三态门。
[0034]在某些实施方式中，三态门可以进一步包括连接到晶体管中的与其第一栅极连接到输入端的晶体管不同的一个晶体管的第一栅极的控制端。
[0035]由于这种方法，可以有利地控制模拟三态门的操作。
[0036]在某些实施方式中，所述控制端可以被配置为启用或禁用从输入端到输出端的信号路径。
[0037]由于这样的方法，可以有利地操作模拟三态门，以便通过栅极发送或不发送模拟信号。
[0038]本发明的一种实施方式可以进一步涉及包含根据前述任一实施方式的三态门的电路。
[0039]由于这种方法，可以有利地将三态门集成到电路中。
[0040]本发明的一种实施方式可以进一步涉及一种半导体结构，具体地是一种实现根据前述实施方式的电路的半导体晶圆和/或半导体芯片和/或半导体元件。
[0041]由于这样的方法，可以有利地实现实施了根据本发明的三态门的电路。
[0042]本发明的一种实施方式可以进一步涉及一种用于驱动三态门方法，所述三态门包括输出端和至少两个晶体管，每个晶体管都具有至少第一栅极和第二栅极，所述方法包括通过控制所述晶体管中的至少一个晶体管的阈值电压在输出端设置高阻抗值。
[0043]由于这种方法，可以有利地控制以数目减少的晶体管所实现的三态门。
[0044]通过下文中有利的实施方式的示例以及参考附图，更详细地描述本发明。但是，如上所述所描述的实施方式仅是可能的配置，其中各个特征可以彼此独立地实现，或者可以被省略。在附图中例示的相同的元件具有相同的标号。在不同的附图中所示的相同的元件的描述部分可以被省略。在附图中:
[0045]图1a示出了根据本发明的一种实施方式的三态缓冲器1000的示意图；
[0046]图1b示出了继续执行图1a的三态缓冲器1000的操作的示意表；
[0047]图2a示出了根据本发明的一种实施方式的三态缓冲器2000的示意图；
[0048]图2b示出了继续执行图2a的三态缓冲器2000的操作的示意表；
[0049]图3a示出了根据现有技术的三态缓冲器3000的示意图；
[0050]图3b示出了继续执行图3a的三态缓冲器3000的操作的示意表。
[0051]如图1a所示，根据本发明的一种实施方式的三态缓冲器1000包括输入端1100、n型晶体管1200和P型晶体管1300、电源端子1500、接地端子1600、输出端1400以及输出使能端子1700和1800。
[0052]更具体地，在输入端1100和晶体管1200和1300两者的栅极之间实现了连接。晶体管1200是P型SOI晶体管。晶体管1300为N型SOI晶体管。晶体管1200和1300可以是部分耗尽型SOI晶体管(PDSOI)，或完全耗尽型SOI晶体管(FDSOI)。晶体管1200和1300两者的漏极连接到输出端1400。P型晶体管1200的源极连接到电源端子1500，而η型晶体管1300的源极连接到接地端子1600。可采用输出使能端子1800通过背栅偏置来控制P型晶体管1200的体电压。同样地，η型晶体管1300的体电压可通过输出使能端子1700进行控制。
[0053]晶体管1200和1300两者都是双栅极晶体管，其中每个栅极可以独立于另一个栅极被控制。
[0054]图1b中示出了图1a的三态门1000的行为的示意图表。
[0055]如表中所不,在每一列中报告了信号ΦΒ、ντΗρ、Ρ沟道、Φ、ντΗη、Ν沟道和OUT的值。更具体地，信号ΦΒ对应于输入到输出使能端子1800的对该P型晶体管1200的体电压进行控制的信号。信号Vthp，对应于P型晶体管1200的阈值电压的绝对值，并且是背栅偏置电压ΦΒ的函数。信号P沟道表示针对在端口 1100的IN信号的切换的P晶体管1200的沟道的状态。信号Φ对应于输入到输出使能端子1700的对η型晶体管1300的体电压进行控制的信号。信号Vnfc，对应于η型晶体管1300的阈值电压的绝对值，并且是背栅偏置电压Φ的函数。信号N沟道表示针对端口 1100的IN信号的切换的N晶体管1300的沟道的状态。信号OUT对应于输出端1400上的信号。
[0056]对于上述信号中的每个输入信号，给定在“H”、“L”、“SC”、“Z”和“饭”、“非常L”
和“非常H”中的值。更具体地，信号值“H”对应于高逻辑值，信号值“L”对应于低逻辑值。同样地，信号值“非常H”对应于非常高的逻辑值，足够使耗尽模式下的P晶体管1200翻转，而信号值“非常L”对应于非常低的逻辑值，足够使耗尽模式下的N晶体管1200翻转。信号
值“Z”对应于一个高阻抗信号。信号值“预”对应于输入在输入端1100上的反转的逻辑信号。信号值“SC”对应于经由晶体管1200和1300在电源端子1500和接地端子1600之间的短路而产生的信号。例如，假定晶体管1200和1300的串联电阻是相同的，对应于信号“SC”的电压值将是电源端子1500的电压和接地端子1600的电压之间的差值的一半。
[0057]在本文中，值“H”和“L”分别被解释为“足够高”和“足够低”，以这样一种方式来修改晶体管1200和1300的阈值电压的值，即，由施加到主体的背栅偏置来决定晶体管1200和1300的行为。换句话说，例如，如果信号Φ具有高电压值“H”，则η型晶体管1300的阈值电压VTHn将被降低，并且晶体管是否导通将取决于施加到晶体管1300的栅极端子的信号IN的值，如由关键字“switch”表示。对称地，例如，如果该信号Φ具有低的电压值“L”，则η型晶体管1300的阈值电压Vran将会增加，并且晶体管将被断开，即不导通，与施加到晶体管1300的栅极端子的信号IN的值无关，如由关键字“OFF”所表示。
[0058]此外，下面的信号值被提供给信号Vthp和Vran 高”和“低”。更具体地，对应于“高”的信号值表示高电压值，而对应于信号“低”的电压值对应于低电压值。在本文中，术语“高”和“低”分别被解释为“足够高”和“足够低”，以使晶体管1200和1300基于背栅上的电压值而动作。例如，如果信号ΦΒ具有低电压值“L”，则P型晶体管1200的阈值电压Vthp将被降低，并且晶体管是否导通将取决于施加到晶体管1200的栅极端子的信号值，如由关键字“switch”所表示。对称地，例如，如果信号ΦΒ具有高电压值“H”，则P型晶体管1200的阈值电压Vthp将会增大，并且晶体管将被断开，即不导通，与施加到晶体管1200的栅极端子的信号IN的值无关，如由关键字“OFF”所表示。
[0059]需要注意的是，信号Vthp和Vnfc意在是绝对值。因此，当阈值电压被表示为具有针对η型晶体管1300的低的值时，这意味着，针对所述阈值电压被指示为具有高值的情况，晶体管1300在较低的栅极端子电压下是接通的。类似地，当P型晶体管1200的阈值电压Vthp被指示为低时，这意味着针对阈值电压被表示为具有高值的情况在更高的栅极端子电压下，该P型晶体管1200被接通(即导通)。
[0060]一般来说，通过当背栅在适当的电平时将任何晶体管的阈值电压设置为高于VDD，上述行为可以通过断开(即，在非导通状态)任何晶体管而获得。这种情况由图中的关键字“OFF”来表示。
[0061]例如对于N沟道，设置电压Φ为0v，将阈值电压增大到可以在0.8v-l.0v之间选择的值。利用0.6-0.7V的VDD，这意味着无法使晶体管与施加在栅极的逻辑值无关地导通。另一方面，对信号Φ施加高电压“H”将使阈值电压降低到0.3V的范围内。利用相同的0.6v-0.7v的VDD，晶体管可以如通常的增强型晶体管那样根据顶栅逻辑值在导通或非导通状态翻转。同样的情况对称地适用于P晶体管。
[0062]上述数值仅是示例，本发明并不局限于此。使晶体管如上所述进行动作的施加在背栅上的电压幅值取决于例如(但不限于)硅薄膜、顶栅与背栅的厚度这样的工艺参数。通常，背栅电压可以在VDD的范围内，或更多地基于全耗尽型SOI技术。
[0063]如从图1b的表中可以看出，由于各个输入信号的不同的可能的组合，输出信号OUT可以呈现不同的值。
[0064]具体地，在列1010和1011分别导致上拉“PU”和下拉“PD”的情况。列1030导致输出是输入信号IN的相反版本。列1020导致输出是高阻抗值“Z”。在一些情况下，也根据信号IN的输入，列1040、1041和1042可以导致短路“SC”。因此，根据应用，信号的这些组
合可能被禁用。
[0065]如表中所示，利用在列1020中给出的信号的配置，输出信号OUT呈现高阻抗值“Z”，与输入端1100上的输入信号IN的值无关。更具体地说，该组合提供了这样的效果，即，包含了具有针对信号ΦΒ的高电压电平“H”和针对信号Φ的低电压电平“L”。事实上，针对信号ΦΒ的高电压电平“H”具有将P型晶体管1200的阈值电压Vthp的绝对值提高到高电平“高”的效果。而针对信号Φ的低值“L”具有将η型晶体管1300的阈值电压VTHn的绝对值提高到高电平“高”的效果。因此，由于晶体管1200和晶体管1300的两个阈值电压被提高到使晶体管被断开(即，不导通)的“高”值，而与输入信号IN的值无关，所以输出端1400上的输出信号OUT是从电源端子1500和接地端子1600两者断开的，与输入端1100上的输入信号IN的值无关。在这种方式下，可在输出端1400上通过仅利用晶体管1200和1300的体端子的背栅偏置来获得可靠的高阻抗值。
[0066]另一方面，当信号ΦΒ和Φ的值分别被设置为“L”和“H”、使得晶体管根据栅极端子电压来操作时，如例如在列1030中由关键字“switch”所指示的，三态门1000充当逆变器且输出信号OUT对应于输入信号IN的逻辑反转。
[0067]对于分别为“L”和“L”的ΦΒ和Φ的组合可实现列1010的上拉“PU”。在这种情况下，可仅通过三态门1000上拉输出，并且它自身并不能返回到低电平，除非改变信号ΦΒ和Φ的值。在这种情况下，例如，通过缓冲器外部的单一的和公共的下拉(例如电阻器)来实现OUT信号返回低值。
[0068]对称地，对于分别为“H”和“H”的中8和Φ的组合可实现列1011的下拉“H)”。在这种情况下，可仅通过三态门1000下拉输出，并且它自身不能返回到高电平，除非改变信号ΦB和Φ的值。在这种情况下，例如，通过缓冲器外部的单一的和公共的上拉(例如电阻器)来实现OUT信号返回高值。
[0069]如图2a所示，根据本发明的又一实施方式的三态缓冲器2000包括输入端2100、控制端2900、η型晶体管2200和ρ型晶体管2300、电源端子1500、接地端子1600、输出端1400以及输出使能端子1700和1800。
[0070]更具体地，在输入端2100和η型晶体管2300的栅极之间实现连接。余下的连接类似于图1a中的对应的连接。
[0071]图2b示出了图2a的三态门2000的行为的示意图表。
[0072]在该表中的信号值的含义类似于表Ib的情况。另外，图2a的表包括控制信号CTRL的值的行。为便于表示，控制信号CTRL已经在每列分配了低逻辑值“O”和高逻辑值“I”两者。当栅极的行为不同时，取决于CTRL信号是“O”还是“1”，这在每一列通过提供分别对应于CTRL是“O”或“ I”的一个以上的值来表示。例如，在列2010中，如果CTRL是“O”，则P晶体管2200是导通的，如在“P沟道”这一行由“switch on””表示，或者是不导通的，如在“P沟道”这一行由“switch off”表示。这导致OUT信号在CTRL被设定为“O”值时具有相应的上拉值“PU”，或当CTRL被设置为“ I ”时具有高阻抗“V’。
[0073]可以看出，由于三态门2000的结构，栅极充当模拟三态门。
[0074]具体地，如列2030所示，该三态功能可以通过分别将信号ΦB和Φ设置为“H”和“L”值来实现。在这种情况下，信号ΦB和Φ的值使P和N晶体管总是“0FF”，即不导通，与CTRL信号或IN信号的值无关。
[0075]在一些情况下还根据输入的信号IN，列2040、2041和2042可以导致短路“SC”。类似地，当CTRL被设置为“O”时，列2021中的信号的组合也导致短路。根据应用，对应于这些列的信号组合因此可以被禁用。
[0076]当CTRL被设置为“I”时，列2021可用以实现对输出的下拉“PD”。同样，列2020可用于实现下拉“PD”功能。
[0077]因此，三态门2000可以充当模拟三态端口，具有减少的晶体管的数目。
[0078]此外，虽然已经针对SOI技术的晶体管2200和2300描述了三态门1000和2000，但是本发明并不限于SOI技术。另选地，可以用通过多于一个的独立栅极(如独立的双栅或三栅或多栅晶体管)提供对晶体管的体电压的控制的任何技术来实现两个晶体管。例如，在双栅技术的情况下，一个栅极可以被连接为晶体管1200、2200、1300和2300的前栅，而另一个栅极可以连接为晶体管1200、2200、1300和2300的背栅。
[0079]另选地或附加地，本发明还可以通过使用鳍式场效应晶体管(finfet)来实现，对于某些晶体管或全部晶体管，具有至少两个独立的栅极。在这种情况下，一个栅极可以充当顶栅或如上所述的前栅，而另一个栅极可以充当底栅或如上所述的背栅。
[0080]所有前面讨论的实施方式并不意图作为限制，但作为示例示出了本发明的特征和优点。应当理解的是，某些或全部的上述特征也可以以不同的方式进行组合。
【权利要求】
1.一种三态门(1000，2000)，包括 输出端(1400,2400);和 第一晶体管和第二晶体管(2200，2300)，每一个晶体管都具有至少第一栅极和第二栅极，所述第一晶体管和所述第二晶体管二者都具有连接到所述输出端的源极或漏极，并且被配置为经由它们各自的所述第二栅极通过控制这些晶体管(1200，1300，2200，2300)的阈值电压使得在所述输出端(1400,2400)设置高阻抗值(Z);和 输入端(2100)，其连接到所述第一晶体管(2300)的所述第一栅极， 其特征在于 控制端(2900)连接到所述第二晶体管(2200)的所述第一栅极， 其中，所述控制端(2900)被配置为启用或禁用从所述输入端(2100)到所述输出端(2400)的信号路径。
2.根据权利要求1所述的三态门，其中这些晶体管(1200，1300，2200，2300)的阈值电压被彼此独立地控制。
3.根据前述任一权利要求所述的三态门，其中这些晶体管(1200，1300，2200，2300)是SOI晶体管。
4.根据权利要求3所述的三态门，其中利用背栅来控制所述阈值电压。
5.根据前述任一权利要求所述的三态门，其中这些晶体管(1200，1300，2200，2300)是完全耗尽型SOI晶体管。
6.根据前述任一权利要求所述的三态门，其中这些晶体管(1200，1300，2200，2300)是鳍式场效应晶体管。
7.根据前述任一权利要求所述的三态门，其中 所述第一晶体管(1200,2200)连接在电源端子(1500,2500)和所述输出端(1400，2400)之间，并且 所述第二晶体管(1300,2300)连接在接地端子(1600,2600)和所述输出端(1400，2400)之间。
8.一种电路，其包括根据前述任一权利要求所述的三态门。
9.一种半导体结构，具体地是实现根据权利要求8所述的电路的半导体晶圆和/或半导体芯片和/或半导体组件。
【文档编号】H03K19/094GK104040894SQ201280062011
【公开日】2014年9月10日 申请日期:2012年12月11日 优先权日:2011年12月13日
【发明者】理查德·费朗 申请人:索泰克公司