流水线模数转换器的制造方法
【专利摘要】本发明公开了一种流水线模数转换器，包括由多个级模块组成的流水线模数转换结构，各级级模块包括子模数转换器和余量增益电路且包括由时钟信号控制的采样和保持两种工作模式。流水线模数转换器至少包括一个由相邻两个级模块组成的周期单元，周期单元的两个级模块共用一个运算放大器进行模拟信号余量的放大；周期单元的前一级模块工作于采样模式时，后一级模块工作于保持模式时，此时后一级模块使用运算放大器进行模拟信号余量的放大；周期单元的前一级模块工作于保持模式时，后一级模块工作于采样模式时，此时前一级模块使用运算放大器进行模拟信号余量的放大。本发明能使运算放大器的数量减少，从而能大大减少电路的功耗和版图面积。
【专利说明】流水线模数转换器
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种流水线模数转换器(ADC)。
【背景技术】
[0002]流水线ADC是一种既能实现高速又能实现相当分辨率的结构，在电子系统中应用广泛，同时对性能的要求也越来越高。现在的流水线ADC向着高速度、高精度、低功耗、小面积等方向发展，但是由于其本身结构特点，如何有效降低功耗和减小面积还是具有相当挑战性的。
[0003]如图1所示，是现有流水线ADC的结构图；通过采样保持模块(S/H) 101进行模拟输入，输入的模拟信号经过多个级模块(stage)如级模块一 1021、级模块il021、级模块nl02n以及闪速级模块103等进行模拟数字转换，每一个级模块形成I位或多位数字信号，如I^bits、Kibits、Knbits、Kn+1bits，转换后得到的数字信号输入到移位寄存器104中并通过数字校正电路105后输出，时钟产生电路106用于产生时钟信号从而对级模块的工作模式进行控制。[0004]如图2所示，是图1中的级模块的结构图；级模块102i包括子ADCi 104和余量增益电路(MDAC)105，输入的模拟信号Vin经过子ADCil04转换为数字信号& bits ;余量增益电路105包括采样保持模块106，子数模转换器(DAC) ?107和运算放大器108，子DACi 107将数字信号Ki bits转化为模拟量，采样保持模块106对输入的模拟信号Vin进行采样，模拟信号Vin和子DACi 107输出的模拟量通过减法模块相减后产生一余量，该余量通过运算放大器108进行放大后输出模拟信号Vwt。，模拟信号Vwt作为下一级的级模块的输入模拟信号。
[0005]图2中所示的运算放大器108是流水线ADC中的核心模块，其消耗的功率和版图面积在流水线ADC各级模块中比例最大。现有流水线ADC无法避免在运算放大器模块上消耗大量的功率和版图面积。
[0006]为了说明运算放大器在流水线模数转换器中的作用，先分析MDAC105的工作过程。如图2中所示，余量增益电路的作用有三点:1、减法功能。用前一级的模拟输出值Vin减去该值经子ADCil04量化再进经子DACil07变换后的模拟值以求出余量。2、增益功能。为了使每级能使用同样的参考电压源要对每级的余量乘以一个合适的因子。3、采样保持功倉泛。
[0007]为了分析方便，以每级1.5位的MDAC单元为例。如图3A所示，是图2中的MDAC为1.5位时级模块的采样模式电路图；级模块包括电容Cf和Cs，子DAC107a和运算放大器108a。子DAC107a通过三个开关选择电压VMf、ο和-Vref实现，并输出电压信号Vda。。开关109和110由第一时钟信号O1控制,开关111由第二时钟信号Φ2控制。在米样模式时开关109和110接通，输入信号Vi被采样到电容Cf和Cs ;开关111断开，此时运算放大器108a闲置。此时运放输入端的电荷为:
[0008]Q1 = -(CJCf)Vi(I)[0009]如图3B所示，是图2中的MDAC为1.5位时级模块的保持模式电路图；在保持模式时开关109和110断开，开关111接通，电容器Cf上极板通过开关111接到运算放大器108a的输出端，运放处于工作状态。Cs上极板会接到子DAC107a的输出即电压信号Vdac。此时运放输入端的电荷为:
[0010]Q2= (Vx-Vdac) Cs+(Vx-V0) Cf (2)
[0011]式(2)中Vo = AX (O-Vx)，A为运放的有限直流增益，Vx为运算放大器108a的输入端即反相输入端的电压，运算放大器108a的正相输入端接地。
[0012]由电荷守恒原理，Q1 = Q2，可以得到:
[0013]
【权利要求】
1.一种流水线模数转换器，其特征在于，流水线模数转换器包括由多个级模块组成的流水线模数转换结构，各级所述级模块都包括一模拟信号输入端、数字信号输出端和模拟信号输出端； 第一级所述级模块的模拟信号输入端连接外部模拟信号，第一级外的其它各级所述级模块的模拟信号输入端连接上一级所述级模块的模拟信号输出端； 各级所述级模块包括子模数转换器和余量增益电路，各级所述级模块的子模数转换器将输入模拟信号转换为数字信号输出；各级所述级模块的余量增益电路包括子数模转换器，通过所述子数模转换器将输出的数字信号转化成中间模拟信号，各级所述级模块的余量增益电路将所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并通过一运算放大器将该模拟信号余量放大后形成输出模拟信号； 各级所述级模块的余量增益电路包括采样模式和保持模式两种工作模式，各级所述级模块的余量增益电路的工作模式由一对互为反相的第一时钟信号和第二时钟信号控制，各奇数级的所述级模块的余量增益电路的工作模式相同且和各偶数级的所述级模块的余量增益电路的工作模式都相反； 所述流水线模数转换器至少包括一个由相邻两个所述级模块组成的周期单元，所述周期单元的两个所述级模块共用一个所述运算放大器进行所述模拟信号余量的放大；所述周期单元的前一级模块工作于采样模式时，所述周期单元的后一级模块工作于保持模式时，此时所述后一级模块使用所述运算放大器进行所述模拟信号余量的放大；所述周期单元的前一级模块工作于保持模式时，所述周期单元的后一级模块工作于采样模式时，此时所述前一级模块使用所述运算放大器进行所述模拟信号余量的放大。
2.如权利要求1所述的流水线模数转换器，其特征在于:所述周期单元的前一级模块包括电容一和电容二； 所述电容一的第一端通过开关一和所述前一级模块的模拟信号输入端相连，所述电容二的第一端通过开关二和所述前一级模块的模拟信号输入端相连，所述电容一和所述电容二的第二端连接在一起并通过开关三接地、通过开关四连接共用的所述运算放大器的反相输入端，所述电容一的第一端通过开关五连接共用的所述运算放大器的输出端，所述电容二的第一端通过开关六连接所述前一级模块的子数模转换器输出的中间模拟信号； 所述周期单元的后一级模块包括电容三和电容四； 所述电容三的第一端和共用的所述运算放大器的输出端相连，所述电容四的第一端通过开关七和共用的所述运算放大器的输出端相连； 所述电容三和所述电容四的第二端连接在一起并通过开关八接地、通过开关九连接共用的所述运算放大器的反相输入端，所述电容四的第一端通过开关十连接所述后一级模块的子数模转换器输出的中间模拟信号； 所述开关一、所述开关二、所述开关三、所述开关九和所述开关十的开关由所述第一时钟信号控制，所述开关四、所述开关五、所述开关六、所述开关七和所述开关八的开关由所述第二时钟信号控制； 所述第一时钟信号为高电平、所述第二时钟信号为低电平时，所述开关一、所述开关二、所述开关三、所述开关九和所述开关十接通，所述开关四、所述开关五、所述开关六、所述开关七和所述开关八关断，所述周期单元的前一级模块进行采样、后一级模块进行保持，共用的所述运算放大器的输出端输作为所述后一级模块的模拟信号输出端并输出所述后一级模块的输出模拟信号； 所述第一时钟信号为低电平、所述第二时钟信号为高电平时，所述开关一、所述开关二、所述开关三、所述开关九和所述开关十关断，所述开关四、所述开关五、所述开关六、所述开关七和所述开关八接通，所述周期单元的后一级模块进行采样、前一级模块进行保持，共用的所述运算放大器的输出端输作为所述前一级模块的模拟信号输出端并输出所述前一级模块的输出模拟信号。
3.如权利要求2所述的流水线模数转换器，其特征在于:所述开关三由第三时钟信号控制，所述第三时钟信号的频率和所述所述第一时钟信号的频率相同，所述第三时钟信号的上升沿和所述第一时钟信号的上升沿重合、所述第三时钟信号的下降沿比所述第一时钟信号的下降沿早；所述开关八由第四时钟信号控制，所述第四时钟信号的频率和所述所述第二时钟信号的频率相同，所述第四时钟信号的上升沿和所述第二时钟信号的上升沿重合、所述第四时钟信号的下降沿比所述第二时钟信号的下降沿早。
4.如权利要求1或2所述的流水线模数转换器，其特征在于:各级所述级模块的所述运算放大器为全差分折叠式共源共栅增益自举运算放大器。
5.如权利要求1或2所述的流水线模数转换器，其特征在于:从所述流水线模数转换器的第一级级模块开始，所有的奇数级级模块分别和对应该奇数级级模块相邻且为后一级的偶数级级模块组成所述周期单元。
【文档编号】H03M1/12GK103916125SQ201310003668
【公开日】2014年7月9日 申请日期:2013年1月6日 优先权日:2013年1月6日
【发明者】朱红卫, 赵郁炜, 刘国军, 王旭 申请人:上海华虹宏力半导体制造有限公司