技术领域
本发明关于一种倍频电路，特别是涉及一种较为容易产生倍频时钟信号的倍频电路。
背景技术：
在很多应用中，往往需要不同频率的时钟信号，尤其是需要具有倍数关系的时钟信号，如除2，除4，...或乘2，乘4...等关系的时钟信号，然而，现有技术中，除2，除4...等时钟信号很容易产生，乘2，乘4...等时钟信号虽有很多办法产生，但均较为复杂，不易实现。
技术实现要素：
为克服上述现有技术存在的问题，本发明的主要目的在于提供一种倍频电路，其可以较为容易地获得乘2，乘4...等倍频的时钟信号，简化了电路设计。
为达上述及其它目的，本发明提供一种倍频电路，至少包括：
倍频模块，接收输入信号并实现对该输入信号的倍频；以及
占空比电压产生模块，接收倍频后的信号，对倍频信号进行积分得到其直流分量以控制该倍频模块的占空比。
进一步地，该倍频模块包括可控延迟器及逻辑门，该可控延迟器用于对该输入信号完成1/4周期延迟，延迟后的信号与该输入信号被送至该逻辑门的两个输入端，经过逻辑门后实现对该输入信号的倍频。
进一步地，该占空比电压产生模块包括积分电路，该倍频信号被送至该积分电路之第一输入端，该积分电路的另一输入端接收基准电压，该积分电路的输出端接该可控延迟器。
进一步地，该逻辑门为异或门。
进一步地，该倍频信号被送至该积分电路的反相输入端，该积分电路的同相输入端接基准电压。
进一步地，当该倍频信号的高电平较长时，该积分电路输出降低，该可控延迟器延时减少直至等于该输入信号的1/4周期，当该倍频信号的高电平较短时，该积分电路输出升高，该可控延迟器延时增加直至等于该输入信号的1/4周期，当该倍频信号的高电平和低电平时间相等时，该积分电路输出恒定，该可控延迟器延时恒定为该输入信号的1/4周期
进一步地，该积分电路包括积分电阻、积分电容以及运算放大器，其中该积分电阻一端接该倍频信号，另一端接该运算放大器负输入端，该运算放大器正输入端接该基准电压，输出端通过该积分电容接该积分电阻，同时，输出端还连接于该可控延迟器。
进一步地，该逻辑门为同或门，其输出端接至该积分电路的同相输入端，该积分电路的反相输入端接基准电压。
进一步地，于该倍频模块的输出端进行N级级联，获得2N倍频时钟信号。
与现有技术相比，本发明一种倍频电路通过倍频模块对输入信号进行倍频，利用占空比电压产生模块对倍频信号进行积分得到其直流分量以控制倍频模块的占空比，实现了较为容易地获得乘2，乘4...等倍频的时钟信号的目的，简化了电路设计。
附图说明
图1为本发明一种倍频电路之较佳实施例的电路示意图；
图2为本发明较佳实施例的时序示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图1为本发明一种倍频电路之较佳实施例的电路示意图。如图1所示，本发明一种倍频电路，包括倍频模块10以及占空比电压产生模块11，其中倍频模块10接收输入信号CKIN并实现对输入信号CKIN的倍频；占空比电压产生模块11接收倍频后的信号CK_X，对倍频信号CK_X进行积分得到其直流分量以控制倍频模块10的占空比。
其中，在本发明较佳实施例中，倍频模块包括可控延迟器101以及逻辑门102，可控延迟器101用于对输入信号CKIN完成1/4周期延时，延迟后的信号CK_D0与输入信号CKIN被送至逻辑门102的两个输入端，在本发明较佳实施例中，逻辑门102为异或门，那么，两输入端输入相异则输出CK_X为高电平，输入相同则输出CK_X为低电平，这样就完成对输入信号CKIN的倍频；占空比电压产生模块11包括积分电路，倍频信号CK_X被送至积分电路的反相输入端，积分电路同相输入端接基准电压VBIAS＝1/2VDD，则当倍频信号CK_X的高电平较长时(占空比＞50％)，积分电路输出Vctl降低，可控延迟器延时减少直至等于输入信号CKIN的1/4周期，当倍频信号CK_X的高电平较短时(占空比＜50％)，积分电路输出Vctl升高，可控延迟器延时增加直至等于输入信号CKIN的1/4周期，当倍频信号CK_X的高电平和低电平时间相等时(占空比＝50％)，积分电路输出Vctl恒定，可控延迟器延时恒定为输入信号CKIN的1/4周期，图2则为本发明较佳实施例的时序图。在本发明较佳实施例中，积分电路包括积分电阻R0、积分电容C0以及运算放大器OP_AMP，其中积分电阻R0一端接倍频信号CK_X，另一端接运算放大器OP_AMP负输入端，运算放大器OP_AMP正输入端接基准电压VBIAS，输出端通过积分电容C0接积分电阻R0，同时，输出端还连接于可控延迟器101。
作为本发明其他实时方式，异或门101还可使用同或门达到同样目的，但同或门输出需要接至积分电路的同相输入端，积分电路的反相输入端接基准电压，或者不改变积分器的接法而改变可控延迟线的斜率亦可，本发明不以此为限。
需要说明的是，虽然本发明较佳实施例给出了2倍频时钟信号的实现方式，但不难得出，只需利用本发明进行N级级联，即可获得2N倍频时钟信号。
综上所述，本发明一种倍频电路通过倍频模块对输入信号进行倍频，利用占空比电压产生模块对倍频信号进行积分得到其直流分量以控制倍频模块的占空比，实现了较为容易地获得乘2，乘4...等倍频的时钟信号的目的，简化了电路设计。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
1.一种倍频电路，至少包括：
倍频模块，接收输入信号并实现对该输入信号的倍频；以及
占空比电压产生模块，接收倍频后的信号，对倍频信号进行积分得到其直流分量以控制该倍频模块的占空比。
2.如权利要求1所述的一种倍频电路，其特征在于：该倍频模块包括可控延迟器及逻辑门，该可控延迟器用于对该输入信号完成1/4周期延迟，延迟后的信号与该输入信号被送至该逻辑门的两个输入端，经过逻辑门后实现对该输入信号的倍频。
3.如权利要求2所述的一种倍频电路，其特征在于：该占空比电压产生模块包括积分电路，该倍频信号被送至该积分电路之第一输入端，该积分电路的另一输入端接收基准电压，该积分电路的输出端接该可控延迟器。
4.如权利要求3所述的一种倍频电路，其特征在于：该逻辑门为异或门。
5.如权利要求4所述的一种倍频电路，其特征在于：该倍频信号被送至该积分电路的反相输入端，该积分电路的同相输入端接基准电压。
6.如权利要求5所述的一种倍频电路，其特征在于：当该倍频信号的高电平较长时，该积分电路输出降低，该可控延迟器延时减少直至等于该输入信号的1/4周期，当该倍频信号的高电平较短时，该积分电路输出升高，该可控延迟器延时增加直至等于该输入信号的1/4周期，当该倍频信号的高电平和低电平时间相等时，该积分电路输出恒定，该可控延迟器延时恒定为该输入信号的1/4周期。
7.如权利要求6所述的一种倍频电路，其特征在于：该积分电路包括积分电阻、积分电容以及运算放大器，其中该积分电阻一端接该倍频信号，另一端接该运算放大器负输入端，该运算放大器正输入端接该基准电压，输出端通过该积分电容接该积分电阻，同时，输出端还连接于该可控延迟器。
8.如权利要求3所述的一种倍频电路，其特征在于：该逻辑门为同或门，其输出端接至该积分电路的同相输入端，该积分电路的反相输入端接基准电压。
9.如权利要求3所述的一种倍频电路，其特征在于：于该倍频模块的输出端进行N级级联，获得2N倍频时钟信号。