一种基于相变存储器的非易失性逻辑门电路的制作方法
【专利摘要】本实用新型公开了一种基于相变存储器的非易失性逻辑门电路，包括第一相变存储器、第二相变存储器、第一可控开关元件和第一电阻；第一相变存储器的第一端作为与门电路的第一输入端，第二相变存储器的第一端作为与门电路的第二输入端；第一可控开关元件的第一端与第一相变存储器的第二端连接，第一可控开关元件的第二端接地；第一电阻的一端与第二相变存储器的第一端连接，第一电阻的另一端接地；第二相变存储器的第一端作为与门电路的输出端。本实用新型基于材料晶态-非晶态相变的非易失性阻态变化实现“与”、“或”、“非”三种基本布尔逻辑运算，并且能实现在一个逻辑门电路同时进行信息的存储和处理的效果。
【专利说明】—种基于相变存储器的非易失性逻辑门电路
【技术领域】
[0001]本实用新型属于微电子器件领域，更具体地，涉及一种基于相变存储器的非易失性逻辑门电路。
【背景技术】
[0002]传统冯诺依曼计算机架构中信息存储与处理是分离的，存储信息的存储器和加工处理信息的处理器通过总线进行信息的交互。然而，随着大数据时代的到来，虽然存储器和处理器在不断发展，但依然出现了所谓的“冯诺依曼瓶颈”制约着计算机处理实时海量数据的性能进一步提高:即既不是存储器的信息存取速度，也不是处理器的信息处理速度，而是连接两者的有限的总线数据传输速率，限制着存储器和运算器进行大量数据的传输。下一代新型信息存储和处理融合的体系架构和电子器件被认为是突破这一瓶颈的有效方法。
[0003]现有的信息处理器的基本构成单元是CMOS晶体管逻辑门，基于电平逻辑进行数据的处理，处理后的数据结果需要传输到专门的存储单元如内存、外存进行存储。这样一种只能进行信息处理，不能实现信息存储的逻辑门无法适用于未来的存储和处理融合的计算机架构。因此，需要一种新型的非易失性逻辑门电路，既能够进行信息处理如布尔逻辑运算，又能够同时实现信息的非易失性存储功能。中国专利《一种基于忆阻器的逻辑门电路》(申请号:201210234665.X， 申请日期::2012年7月9日)所示的装置，基于忆阻器件的非易失性阻值状态变化来实现逻辑运算。但是由于忆阻器件的器件一致性、可靠性问题和阵列中漏电流串扰问题仍未解决，一直没有能够进行大规模市场化生产。
实用新型内容
[0004]针对现有技术的以上缺陷或改进需求，本实用新型的目的在于提供了一种能同时实现逻辑运算和信息非易失性存储的逻辑门电路。
[0005]为实现上述目的，按照本实用新型的一个方面，提供了一种基于相变存储器的非易失性逻辑门电路，包括第一相变存储器、第二相变存储器、第一可控开关元件和第一电阻；第一相变存储器的第一端作为与门电路的第一输入端，所述第二相变存储器的第一端作为与门电路的第二输入端；第一可控开关元件的第一端与第一相变存储器的第二端和第二相变存储器的第二端连接，所述第一可控开关元件的第二端接地；所述第一电阻的一端与所述第二相变存储器的第一端连接，所述第一电阻的另一端接地；第二相变存储器的第一端作为与门电路的输出端；工作时，通过闭合第一可控开关兀件，在所述第一输入端输入逻辑O或逻辑1，将所述第一相变存储器写至高阻态或低阻态；以及在所述第二输入端输入逻辑O或逻辑1，将所述第二相变存储器写至高阻态或低阻态来实现逻辑与操作；通过断开第一可控开关元件，在所述第一输入端输入读脉冲，且所述第二输入端悬空，并由所述与门电路的输出端输出与运算结果来实现读操作。
[0006]其中第一电阻的阻值与第一相变存储器的低阻态在同一个数量级。
[0007]本实用新型提供了一种基于相变存储器的非易失性逻辑门电路，包括第三相变存储器、第四相变存储器、第二可控开关元件和第二电阻；所述第三相变存储器的第一端作为或门电路的第一输入端，第四相变存储器的第一端作为或门电路的第二输入端；第二可控开关元件的第一端与第三相变存储器的第二端和第四相变存储器的第二端连接，第二可控开关元件的第二端接地；第二电阻的第一端与第三相变存储器的第二端和第四相变存储器的第二端连接，第二电阻的第二端接地；第三相变存储器的第二端作为或门电路的输出端；工作时，通过闭合第二可控开关元件，在第一输入端输入逻辑O或逻辑1，将第三相变存储器写至高阻态或低阻态；以及在第二输入端输入逻辑O或逻辑1，将第四相变存储器写至高阻态或低阻态来实现逻辑或操作；通过断开第二可控开关元件，在第一输入端和第二输入端同时输入读脉冲，并由或门电路的输出端输出或运算结果来实现读操作。
[0008]其中，第二电阻的电阻值与所述第三相变存储器的低阻态在同一个数量级。
[0009]本实用新型提供了一种基于相变存储器的非易失性逻辑门电路，包括第五相变存储器和第三电阻；所述第三电阻的第一端作为非门电路的读输入端；所述第三电阻和所述第五相变存储器串联接地；所述第三电阻和所述第五相变存储器的串联连接端作为逻辑输入端以及所述非门电路的输出端；工作时，通过在逻辑输入端输入逻辑O或逻辑1，将所述第五相变存储器写至高阻态或低阻态来实现逻辑非操作；通过在读输入端输入读脉冲，由所述非门电路的输出端输出非运算结果来实现读操作。
[0010]其中，第三电阻的电阻值与所述第五相变存储器的高阻态在同一个数量级。
[0011]本实用新型基于相变材料晶态-非晶态相变的非易失性阻态变化实现“与”、“或”、“非”三种基本布尔逻辑运算，并且能实现在一个逻辑门电路同时进行信息的存储和处理的有益效果，有望用于构建下一代信息存储和处理融合的新型计算机体系架构，突破传统计算机架构中由于信息存储和处理分离造成的“冯诺依曼瓶颈”问题。
【专利附图】
【附图说明】
[0012]图1(a)是本实用新型实施例提供的相变存储器典型1-V特性曲线。
[0013]图1(b)是本实用新型实施例提供的相变存储器典型脉冲切换特性曲线。
[0014]图2是本实用新型实施例提供的与门电路原理图。
[0015]图3是本实用新型实施例提供的与门电路测试波形图。
[0016]图4是本实用新型实施例提供的或门电路原理图。
[0017]图5是本实用新型实施例提供的或门电路测试波形图。
[0018]图6是本实用新型实施例提供的非门电路原理图。
[0019]图7是本实用新型实施例提供的非门电路测试波形图。
【具体实施方式】
[0020]为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。此外，下面所描述的本实用新型各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0021]针对现有技术的缺陷，本实用新型的目的在于提供一种基于相变存储器的非易失性逻辑门电路，包括与门、或门和非门三种基本布尔逻辑电路；旨在实现信息的存储和处理融合的功能。相变存储器被认为是下一代极具潜力的非易失性存储器件，具有存取速度快、存储密度高、擦写次数高等优点，且即将大规模市场化，适合用于构建非易失性逻辑门。
[0022]本实用新型与现有技术相比，能够基于相变材料晶态-非晶态相变的非易失性阻态变化实现“与”、“或”、“非”三种基本布尔逻辑运算，并且能实现在一个逻辑门电路同时进行信息的存储和处理的有益效果，有望用于构建下一代信息存储和处理融合的新型计算机体系架构，突破传统计算机架构中由于信息存储和处理分离造成的“冯诺依曼瓶颈”问题。
[0023]现在将参考示出本实用新型的示范性实施例的附图，更全面地描述本实用新型。然而，可以用许多不同的形式实施本实用新型，并且本实用新型不应该理解为限制于这里列出的实施例；更确切地说，提供这些实施例以便本公开更彻底和全面，并且向本领域的技术人员充分地传达本实用新型的观念。
[0024]在本实用新型中，作为逻辑门电路核心器件的相变存储器在电流产生的焦耳热作用下产生相变，代表逻辑“I”的SET脉冲使相变存储单元从高电阻的非晶态转变成低电阻的晶态，代表逻辑“O”的RESET脉冲使相变存储单元从低电阻的晶态转变成高电阻的非晶态。
[0025]图1 (a)是本实用新型实施例提供的相变存储器典型1-V特性曲线。参考图1 (a)，器件初始态为高阻非晶态，当施加电压超过其阈值，其状态转变成低阻晶态。高阻非晶态和低阻晶态都是非易失性的电阻态。
[0026]图1(b)是本实用新型实施例提供的相变存储器典型脉冲切换特性曲线。参考图1 (b)，当对器件施加脉冲幅值为0.8V，脉冲宽度为200ns的SET脉冲，器件从高阻态切换到低阻态；当对器件施加脉冲幅值为2V，脉冲宽度为30ns的RESET脉冲，器件从低阻态切换到闻阻态。
[0027]图2是本实用新型的基于相变存储器与门电路原理图。参考图2，基于相变存储器的与门电路包括:第一相变存储器101、第二相变存储器102、第一可控开关元件103、第一电阻104 ;第一相变存储器101的第一端作为与门电路的第一输入端105,第二相变存储器102的第一端作为与门电路的第二输入端106 ;第一可控开关元件103的第一端与第一相变存储器101的第二端和第二相变存储器102的第二端连接，第一可控开关元件103的第二端接地；第一电阻104的一端与第二相变存储器102的第一端连接,第一电阻104的另一端接地；第二相变存储器102的第一端作为与门电路的输出端107。
[0028]进行逻辑操作时，闭合第一可控开关元件103，在第一相变存储器101的第一端105输入逻辑O或逻辑1，将第一相变存储器101写至高阻态或低阻态；在第二相变存储器102第一端106输入逻辑O或逻辑I，将第二相变存储器102写至高阻态或低阻态。进行读操作时，断开第一可控开关元件103，在第一相变存储器101的第一输入端105输入读脉冲，第二输入端106悬空，由输出端107输出与运算结果。
[0029]在本实用新型实施例中，第一电阻104的电阻值与第一相变存储器101和第二相变存储器102的低阻态在同一个数量级，当第一相变存储器101或第二相变存储器102处于高阻态，即输入为00、01或10时，输入端的电压降主要分配在第一相变存储器101或第二相变存储器102之上，第一电阻104上的输出压降很小；只有第一相变存储器101和第二相变存储器102均处于低阻态，即输入为11时，第一相变存储器101和第二相变存储器102串联的电阻值就较小，和第一电阻104在同一个数量级上，第一电阻104上输出较大电压。[0030]图3是根据本实用新型与门电路的实施例波形图，电路中第一相变存储器101和第二相变存储器102的高低阻值均是200kΩ和IOkQ，第一电阻104是IOkQ。代表逻辑I的SET脉冲是矩形波，脉冲幅值为0.8V，脉冲宽度为200ns ;代表逻辑O的RESET脉冲也是矩形波，脉冲幅值为2V，脉冲宽度为30ns。
[0031]参考图3，当输入逻辑信号为00时，第一相变存储器101电阻是200kQ，第二相变存储器102电阻也是200k Ω。进行读操作时，在第一相变存储器101的第一端施加一个200mV、10ms的读脉冲，在第二相变存储器102的第一端得到一个1.98mV、10ms的输出信号；当输入逻辑信号为01时，第一相变存储器101电阻是200k Ω，第二相变存储器102电阻是IOkQ。进行读操作时，在第一相变存储器101的第一端施加一个200mV、10ms的读脉冲，在第二相变存储器102的第一端得到一个3.85mV、10ms的输出信号；当输入逻辑信号为10时，第一相变存储器101电阻是IOkQ，第二相变存储器102电阻是200k Ω。进行读操作时，在第一相变存储器101的第一端施加一个200mV、10ms的读脉冲，在第二相变存储器102的第一端得到一个3.85mV、10ms的输出信号；当输入逻辑信号为11时，第一相变存储器101电阻是IOkQ，第二相变存储器102电阻也是IOkQ。进行读操作时，在第一相变存储器101的第一端施加一个200mV、10ms的读脉冲，在第二相变存储器102的第一端得到一个66.7mV、IOms的输出信号。
[0032]图4是本实用新型的基于相变存储器或门电路原理图。参考图4，基于相变存储器的或门电路包括:第三相变存储器301、第四相变存储器302、第二可控开关元件303、第二电阻304 ;第三相变存储器301的第一端305作为或门电路的第一输入端，第四相变存储器302的第一端306作为或门电路的第二输入端；第二可控开关元件303的第一端与第三相变存储器301的第二端和第四相变存储器302的第二端连接，第二可控开关元件303的第二端接地；第二电阻304的第一端与第三相变存储器301的第二端和第四相变存储器302的第二端连接，第一电阻104的第二端接地；第三相变存储器301的第二端307作为或门电路的输出端。
[0033]进行逻辑操作时，闭合第二可控开关元件303，在第三相变存储器301的第一端305输入逻辑O或逻辑1，将第三相变存储器301写至高阻态或低阻态；在第四相变存储器302第一端306输入逻辑O或逻辑1，将第四相变存储器302写至高阻态或低阻态。
[0034]进行读操作时，断开第二可控开关元件303，在第三相变存储器301的第一端和第四相变存储器302的第一端同时输入读脉冲，第三相变存储器301的第二端307输出运算结果。
[0035]在本实用新型实施例中，第二电阻304的电阻值与第三相变存储器301和第四相变存储器302的低阻态在同一个数量级，当第三相变存储器301以及第四相变存储器302均处于高阻态，即输入为00时，输入端的电压降主要分配在第三相变存储器301和第四相变存储器302之上，第二电阻304上的输出压降很小；当第三相变存储器301或第四相变存储器302处于低阻态，即输入为01、10或11时，第三相变存储器301和第四相变存储器302并联的电阻值就较小，和第二电阻304在同一个数量级上，第二电阻304上输出较大电压。
[0036]图5是示出根据本实用新型或门电路的实施例波形图，电路中第三相变存储器301和第四相变存储器302的高低阻值均是200k Ω和IOk Ω，第二电阻304是IOk Ω。代表逻辑I的SET脉冲是矩形波，脉冲幅值为0.8V，脉冲宽度为200ns ;代表逻辑O的RESET脉冲也是矩形波，脉冲幅值为2V，脉冲宽度为30ns。
[0037]参考图5，当输入逻辑信号为00时，第三相变存储器301电阻是200k Ω，第四相变存储器302电阻也是200k Ω。进行读操作时，在第三相变存储器301的第一端和第四相变存储器302的第一端施加一个200mV、IOms的读脉冲，在第三相变存储器301第二端得到一个7.69mVU0ms的输出信号。当输入逻辑信号为01时，第三相变存储器301电阻是200k Ω，第四相变存储器302电阻是IOkQ。进行读操作时，在第三相变存储器301的第一端和第四相变存储器302的第一端施加200mV、10ms的读脉冲，在第三相变存储器301的第二端得到一个101mV、10ms的输出信号。当输入逻辑信号为10时，第三相变存储器301电阻是IOkQ，第四相变存储器302电阻是200k Ω。进行读操作时，在第三相变存储器301的第一端和第四相变存储器302的第一端施加200mV、10ms的读脉冲，在第三相变存储器301的第二端得到一个101mV、10ms的输出信号。当输入逻辑信号为11时，第三相变存储器301电阻是IOkQ，第四相变存储器302电阻是IOkQ。进行读操作时，在第三相变存储器301的第一端和第四相变存储器302的第一端施加200mV、10ms的读脉冲，在第三相变存储器301的第二端得到一个133mV、10ms的输出信号。
[0038]图6是本实用新型的基于相变存储器非门电路原理图。参考图6，基于相变存储器的非门电路包括:第五相变存储器501和第三电阻502 ;第三电阻502的第一端503作为非门电路的读输入端；第五相变存储器501的第一端504作为逻辑输入端以及输出端；第三电阻502和第五相变存储器501串联接地。
[0039]进行逻辑操作时，在第五相变存储器501的第一端504输入逻辑O或逻辑1，将第五相变存储器501写至高阻态或低阻态。
[0040]进行读操作时，在第三电阻502的第一端输入读脉冲，第五相变存储器501的第一?而504输出运算结果。
[0041]在本实用新型实施例中，第三电阻502的电阻值与第五相变存储器501的高阻态在同一个数量级，当第五相变存储器501处于低阻态，即输入为I时，读输入端的电压降主要分配在第三电阻502之上，在第五相变存储器501上的输出压降很小；只有第五相变存储器501处于高阻态，即输入为O时，第问相变存储器501的电阻值就较大，和第三电阻502在同一个数量级上，第五相变存储器上输出较大电压。
[0042]图7是根据本实用新型非门电路的实施例波形图，电路中第五相变存储器501的高低阻值是200kΩ和IOkQ，第三电阻502是140kΩ。代表逻辑I的SET脉冲是矩形波，脉冲幅值为0.8V，脉冲宽度为200ns ;代表逻辑O的RESET脉冲也是矩形波，脉冲幅值为2V，脉冲宽度为30ns。
[0043]参考图7，当输入逻辑信号为O时，第五相变存储器501电阻是200k Ω。进行读操作时，在第三电阻502的第一端施加一个200mV、10ms的读脉冲，在第五相变存储器501的第一端504得到一个156mV、IOms的输出信号；当输入逻辑信号为I时，第五相变存储器501电阻是IOkQ。进行读操作时，在第三电阻502的第一端施加一个200mV、10ms的读脉冲，在第五相变存储器501的第一端504得到一个13.3mV、10ms的输出信号。
[0044]本实用新型的逻辑门电路其运算结果可以直接非易失性的存储在电路状态中，从而具有计算和存储在单个单元或电路中融合的特点。逻辑运算的实现是基于器件的稳定可逆相变特性，能有效地降低逻辑运算的误操作，保证运算的可靠性和重复性。此外，“与”、“或”和“非”都为并行运算，仅需一步操作即可完成，高效简洁。
[0045]本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种基于相变存储器的非易失性逻辑门电路，其特征在于，包括第一相变存储器(101)、第二相变存储器(102)、第一可控开关元件(103)和第一电阻(104)； 所述第一相变存储器(101)的第一端作为与门电路的第一输入端(105),所述第二相变存储器(102)的第一端作为与门电路的第二输入端(106);所述第一可控开关元件(103)的第一端与第一相变存储器(101)的第二端和第二相变存储器(102)的第二端连接，所述第一可控开关元件(103)的第二端接地；所述第一电阻(104)的一端与所述第二相变存储器(102)的第一端连接，所述第一电阻(104)的另一端接地；第二相变存储器(102)的第一端作为与门电路的输出端(107)； 工作时，通过闭合第一可控开关元件(103)，在所述第一输入端(105)输入逻辑O或逻辑1，将所述第一相变存储器(101)写至高阻态或低阻态；以及在所述第二输入端(106)输入逻辑O或逻辑1，将所述第二相变存储器(102)写至高阻态或低阻态来实现逻辑与操作； 通过断开第一可控开关元件(103)，在所述第一输入端(105)输入读脉冲，且所述第二输入端(106)悬空，并由所述与门电路的输出端(107)输出与运算结果来实现读操作。
2.如权利要求1所述的非易失性逻辑门电路，其特征在于，所述第一电阻(104)的阻值与所述第一相变存储器(101)的低阻态在同一个数量级。
3.一种基于相变存储器的非易失性逻辑门电路，其特征在于，包括第三相变存储器(301)、第四相变存储器(302)、第二可控开关元件(303)和第二电阻(304)； 所述第三相变存储器(301)的第一端作为或门电路的第一输入端(305)，第四相变存储器(302)的第一端作为或门电路的第二输入端(306);第二可控开关元件(303)的第一端与第三相变存储器(301)的第二端和第四相变存储器(302)的第二端连接，第二可控开关元件(303)的第二端接地；第二电阻(304)的第一端与第三相变存储器(301)的第二端和第四相变存储器(302)的第二端连接，第二电阻(304)的第二端接地；第三相变存储器(301)的第二端作为或门电路的输出端(307)； 工作时，通过闭合第二可控开关元件(303)，在第一输入端(305)输入逻辑O或逻辑1，将第三相变存储器(301)写至高阻态或低阻态；以及在第二输入端(306)输入逻辑O或逻辑1，将第四相变存储器(302)写至高阻态或低阻态来实现逻辑或操作； 通过断开第二可控开关元件(303)，在第一输入端(305)和第二输入端(306)同时输入读脉冲，并由或门电路的输出端(307)输出或运算结果来实现读操作。
4.如权利要求3所述的逻辑门电路，其特征在于，所述第二电阻(304)的电阻值与所述第三相变存储器(301)的低阻态在同一个数量级。
5.一种基于相变存储器的非易失性逻辑门电路，其特征在于，包括第五相变存储器(501)和第三电阻(502)； 所述第三电阻(502)的第一端作为非门电路的读输入端(503);所述第三电阻(502)和所述第五相变存储器(501)串联接地；所述第三电阻(502)和所述第五相变存储器(501)的串联连接端作为逻辑输入端(504)以及所述非门电路的输出端(505)； 工作时，通过在逻辑输入端(504)输入逻辑O或逻辑I，将所述第五相变存储器(501)写至高阻态或低阻态来实现逻辑非操作； 通过在读输入端(503)输入读脉冲，由所述非门电路的输出端(505)输出非运算结果来实现读操作。
6.如权利要求5所述的逻辑门电路，其特征在于，所述第三电阻(502)的电阻值与所述第五相变存储器(501)的高阻态在同一个数量级。
【文档编号】H03K19/173GK203661035SQ201320865071
【公开日】2014年6月18日 申请日期:2013年12月25日 优先权日:2013年12月25日
【发明者】缪向水, 李袆, 钟应鹏, 许磊, 孙华军, 程晓敏 申请人:华中科技大学