能够抵抗双节点翻转的锁存器的制造方法
【专利摘要】本发明设计抗辐射集成电路设计领域，为提供一种能够抵抗双节点翻转的锁存器，且能够抵抗输入线和时钟线上的SET。本发明采取的技术方案是，能够抵抗双节点翻转的锁存器，由三个Guard-Gate单元、三个延迟单元和两个传输门构成；锁存器的输入信号经过第一传输门T1到达第一节点1后分成两路，一路经过第一延迟单元D1，一路作为第二Guard-Gate单元的一个输入信号；第一延迟单元D1的输出同时作为第二Guard-Gate单元的另一个输入信号、第一Guard-Gate单元的一个输入以及第二延迟单元D2的输入；第三Guard-Gate单元的输出构成反馈回路。本发明主要应用于抗辐射集成电路设计。
【专利说明】能够抵抗双节点翻转的锁存器
【技术领域】
[0001]本发明设计抗辐射集成电路设计领域，尤其设计采用时域冗余和空间冗余技术对时序电路进行加固。从而使时序电路具有抗单粒子翻转(Single event upset, SEU)和多比特翻转(Multiple-bit upsets,MBUs)的能力。具体讲,涉及能够抵抗双节点翻转的锁存器。
技术背景
[0002]对于应用于空间环境中的数字电路，特别是时序电路，单粒子翻转(Single eventupset, SEU)的发生会严重影响芯片功能的正确性。随着集成电路尺寸的减小以及芯片供电电压的下降，多比特翻转(Multiple-bit upsets, MBUs)发生的几率正在逐步上升,从而影响电路的性能。
[0003]针对SEU的防护，可以采用电路设计的手段对电路进行加固。而冗余手段又是基于电路设计对其进行加固的一种主要的方法。例如，三模冗余就是基于冗余手段采用电路设计的方法对电路进行加固的一种方法。它是将输入信号复制成三份，然后送入表决器进行表决。这种方法可以有效的抵抗SEU的发生而不能对电路进行多节点加固。DICE结构也能够抵抗SEU，但是不能够对输入信号进行加固。针对于MBUs的防护，已经成为现在研究的重点。但是相关的报道为之甚少。已有的能够抵抗MBUs的锁存器都存在一些问题，比如提出的结构可能是在单个辐射粒子不会造成不同阱中的敏感节点同时发生翻转的假设下提出的，或者不能抵抗输入信号上的单粒子脉冲(Single event Transient, SET)。
【发明内容】
[0004]为克服现有技术的不足，提供一种能够抵抗双节点翻转的锁存器。该锁存器不仅能够抵抗双节点翻转，而且能够抵抗输入线和时钟线上的SET。当锁存器的存储节点以及输入信号由于粒子轰击而发生双比特翻转时，该锁存器能够过滤掉沉积在敏感节点上的电荷，从而使锁存器的存储状态不会发生改变。为此，本发明采取的技术方案是，能够抵抗双节点翻转的锁存器，由三个Guard-Gate单元、三个延迟单元和两个传输门构成；锁存器的输入信号经过第一传输门Tl到达第一节点1，第一节点I的信号分成两路，一路经过第一延迟单元D1，一路作为第二 Guard-Gate单元的一个输入信号；第一延迟单元Dl的输出同时作为第二 Guard-Gate单元的另一个输入信号、第一 Guard-Gate单元的一个输入以及第二延迟单元D2的输入；第二延迟单元D2的输出作为第一 Guard-Gate单元的另一个输入；第
二Guard-Gate单元的输出作为第三延迟单元D3的输入；第一 Guard-Gate单元的输出以及第三延迟单元D3的输出作为第三Guard-Gate单元的两路输入信号；第三Guard-Gate单元的输出经过传输门T2，最终与节点I节点相连，从而构成反馈回路。
[0005]Guard-Gate单元晶体管级结构为，由P型晶体管PGO、PGl和N型晶体管NGO、NGl组成，其中PGO的源端与VDD相连，漏端与PGl的源端相连；PG1的漏端与NGO的漏端相连，NGO的源端与NGl的漏端相连，NGl的源端与GND相连接；输入信号A连接在PGO和NGO的栅端，输入信号B连接在PGl和NGl的栅端；PG1的漏端与NGO的漏端的连接点作为输出信号Out ;其中Guard-Gate在两个输入不相同的时输出为高阻态；在两个输入信号相同时；与反相器的功能一致。
[0006]延迟单元由串联的两个反相器INVO和INV1、P型晶体Pl和N型晶体管NI组成，Pl和NI的栅极都与反相器INVO的输出及INVl的输入相连，Pl的源端和漏端与VDD相连，NO的源端和漏端与地相连；反相器INVO的输入作为延迟单元的输入信号，反相器INVl的输出作为延迟单兀的输出信号。
[0007]本发明的技术特点与效果:
[0008]本发明是通过结构设计的手段对电路进行加固的，因此能够抵抗由于单个辐射粒子造成的不同阱中两个敏感节点的同时翻转，从而使锁存器的存储状态不会发生改变。
[0009]本发明由于在传输门Tl之后插入了延迟单元，因此可以抵抗发生在输入信号上的 SET。
【专利附图】
【附图说明】
[0010]图l(a)Guard_Gate 的晶体管级结构，(b)Guard-Gate 的逻辑符号，(c)Guard-Gate的真值表；
[0011]图2延迟单元的晶体管级结构；
[0012]图3 —种能够抵抗双节点翻转的锁存器结构。
【具体实施方式】
[0013]Guard-Gate (C单元)(如图1 (a)所示为其晶体管级结构，(b)为其逻辑符号，(c)为其真值表)。该结构由P型晶体管PGO、PGl和N型晶体管NGO、NGl组成。其中PGO的源端与VDD相连，漏端与PGl的源端相连；PG1的漏端与NGO的漏端相连，NGO的源端与NGl的漏端相连，NGl的源端与GND相连接。输入信号A连接在PGO和NGO的栅端，输入信号B连接在PGl和NGl的栅端。PGl的漏端与NGO的漏端的连接点作为输出信号Out。其中Guard-Gate在两个输入不相同的时输出为高阻态。在两个输入信号相同时，该单兀的功能与反相器的功能一致。延迟单元(如图2所示)由串联的两个反相器(INV0和INV1)、P型晶体Pl和N型晶体管NI组成，Pl和NI的栅极都与反相器INVO的输出(INV1的输入)相连，Pl的源端和漏端与VDD相连，NO的源端和漏端与地相连。反相器INVO的输入作为延迟单兀的输入信号，反相器INVl的输出作为延迟单兀的输出信号。
[0014]本文提出的结构如图3所示。该锁存器共有三个Guard-Gate (C单元)以及三个延迟单元和两个传输门构成。该锁存器的输入信号为D。输入信号经过传输门Tl到达节点I。节点I的信号分成两路，一路经过延迟单元Dl，一路作为Guard-Gate B的一个输入信号。延迟单兀Dl的输出同时作为Guard-Gate B的另一个输入信号、Guard-Gate A的一个输入以及延迟单元D2的输入。延迟单元D2的输出作为Guard-Gate A的另一个输入。Guard-Gate B的输出作为延迟单元D3的输入。Guard-Gate A的输出4以及延迟单元D3的输出6作为Guard-Gate C的两路输入信号。Guard-Gate C的输出经过传输门T2，最终与节点I节点相连，从而构成反馈回路。
[0015]由于将Guard-Gate其中的一个输入延迟一定的时间，可以达到过滤发生的单个SET的效果。因此本结构可以能够有效的抵抗SEU。
[0016]由于本结构中共有6个内部敏感节点，因此如果发生双比特翻转时，共有15种情况。1、当在节点I和节点2同时发生单粒子效应且单粒子脉冲宽度小于τ时，由于节点I和节点2的错误会传播到节点5，但是从节点5传播到节点6需要一个τ，所以可以认为节点6暂时不会受到影响；同时，节点2的错误传播到节点3也需要一个τ，所以可以认为节点3也暂时不会受到影响。由于节点3是正确的值，所以节点4高阻。可是节点4的电平值依然正确。这时，节点4和节点6的电平都是正确的，所以Guard-Gate C将保持对输出的驱动能力，也就是说，Guard-Gate C会恢复节点I。但是节点I处的错误会延长节点2处错误维持的时间。假设这样一种情况，发生在节点2处的SET时间较短，当节点I处的SET恢复之后，节点2也恢复了。这时，节点5将会得到恢复。节点5被恢复之后，节点6将停止向错误的方向变化。同时，由于节点2处的错误也小于一个τ的时间，所以节点4不受影响，这样的话，这个结构就不会翻转。2、当在节点I和节点3同时发生单粒子效应且单粒子脉冲宽度小于τ时，此结构可以抵抗2比特的错误。由于节点I和节点3的逻辑状态发生错误，但是此时节点2的逻辑状态是正确的，因此，节点4和节点5将会保持正确的值，这样的话，就会通过Guard-Gate C将节点I的逻辑状态恢复到正确的值，节点3的逻辑状态也会通过节点2的正确的逻辑值得到恢复。此时，这个结构不会翻转。3、节点4的错误会对节点I处错误的恢复造成不利的影响。由于4的错误会使Guard-Gate C的输出高阻，所以I的错误暂时不会恢复。等到4恢复之后，再过一个Guard-Gate C的延迟tgg，节点I的错误才会恢复。所以假设节点4的错误维持的时间是tl的话，那么节点I处错误的维持时间大约就是tl+tgg。如果tl+tgg〈 τ话,那么在节点I处的错误传播到节点2之前，节点4的错误就已经恢复了。这样也就不会出现错误了。4、关于这个错误组合，发生在节点5处的错误不必受τ的限制。这是因为，不管注入到节点5的电荷有多少，5处的错误都要经过τ才能到达6。那么在单粒子效应发生的第一个τ时间内，节点I处的错误就已经恢复了。当节点I处的错误恢复之后，节点2没有理由再发生错误。所以节点2会一直正确。这样，当节点I恢复之后，Guard-GateB就可以开始恢复节点5。但是因为节点2 —直正确，所以节点4也一会正确。这样，在发生单粒子效应之后经过τ的时间，即使节点5的错误还能传播到节点6，但是因为节点4 一直是对的，且同时节点I也已经恢复了，所以节点I的值就不会再错，这样的话，节点5的值最终将被恢复。5、假设在整个过程中，节点4 一直是正确的。再假设节点6的错误维持tl的时间。那么在节点6错误的过程中，Guard-gate C的输出高阻了，于是，节点I的错误暂时得不到恢复。等到节点6恢复了，再过一个Guard-Gate C的延迟，节点I就恢复了。所以，节点I处的错误维持的时间实际上是tl+tgg。只要tl+tgg〈 τ，那么4就不会错,从而这种结构就不会翻转。6、当在节点2和节点3同时发生单粒子效应且单粒子脉冲宽度小于τ时，此结构可以抵抗2比特的错误。虽然节点2和3的逻辑错误会暂时的发生错误，但是节点I的正确的逻辑值会使节点2和3的错误的值及时被纠正。所以电路还会继续回到正确的工作状态。7、在这种情况下，对于
2、4的错误时间没有限制。这是因为，节点I总是正确的，所以不管节点2如何变化，节点5和节点6都是对的。因为节点6是对的，所以不管节点4如何变化，节点I都不会受影响。这样，正确的节点I最终会恢复节点2，因此节点4也最终将被恢复。8、在这种情况下，当2处的错误不长于τ时，节点4 一定不会错。不管节点5的错误是不是会传播到节点6，一个正确的节点4将保证节点I不会错。因为节点I 一直正确，节点2又被恢复，所以节点5一定会被恢复。9、在这种情况下，当节点2处的错误不长于τ时，节点4就不会错。4对，I就对。I对，5就对。5对，节点6的值迟早会被恢复。10、这种情况下，节点4的错误不会传播到节点1，节点I 一直正确。这样的话节点3就会通过节点I得到恢复。11、因为节点
4一直是对的，所以节点I 一直对，这样的话节点3和节点5都会得到恢复，这个结构就不会翻转。12、因为节点4 一直是对的，所以节点I 一直对，这样的话节点3和节点6都会得到恢复，这个结构就不会翻转。13.对于这种情况，如果节点4的错误不超过τ。这样，在发生单粒子效应之后的第一个τ内，4错，6对，I对。在第二个τ内，4对，6可能对也可能不对，但I肯定都对。这样最终4和5、6都能恢复。14、对于这种情况，如果节点4和节点5的错误时间不超过τ，那样节点2和节点3都是正确的，这样节点4就会被恢复；节点5会保持之前的状态。这样节点6也会恢复到正确的值。因此这种情况也不会使这个结构发生翻转。15、这种情况下对节点5、6的错误时间没有限制。因为节点4是正确的，节点I正确，节点2正确，就会使5正确，最终使6也正确。因此，对于这种情况，此结构不会发生翻转。
[0017]由于在传输门Tl之后插入了延迟单元，因此该结构也能够过滤掉在输入信号上脉冲宽度小于τ的SET。
[0018]通过以上分析可知该结构不仅可以抵抗SEU，双节点翻转而且还能抵抗输入信号上的SET。
[0019]由于辐射粒子造成的SET脉冲宽度在几十个ps到几百个ps不等。因此如果延迟单元的延迟时间大于SET脉冲宽度，则会起到很好地效果。在本结构中使用的延迟单元，将晶体管Pl和NI的宽度分别设置为2μηι、2μηι,长度分别设置为2μηι、2μηι即可。
【权利要求】
1.一种能够抵抗双节点翻转的锁存器，其特征是，由三个Guard-Gate单元、三个延迟单元和两个传输门构成；锁存器的输入信号经过第一传输门Tl到达第一节点1，第一节点I的信号分成两路，一路经过第一延迟单元D1，一路作为第二 Guard-Gate单元的一个输入信号；第一延迟单元Dl的输出同时作为第二 Guard-Gate单元的另一个输入信号、第一Guard-Gate单元的一个输入以及第二延迟单元D2的输入；第二延迟单元D2的输出作为第一Guard-Gate单元的另一个输入；第二 Guard-Gate单元的输出作为第三延迟单元D3的输入；第一 Guard-Gate单元的输出以及第三延迟单元D3的输出作为第三Guard-Gate单元的两路输入信号；第三Guard-Gate单元的输出经过传输门T2，最终与节点I节点相连，从而构成反馈回路。
2.如权利要求1所述的能够抵抗双节点翻转的锁存器，其特征是，Guard-Gate单元晶体管级结构为，由P型晶体管PG0、PG1和N型晶体管NG0、NG1组成，其中PGO的源端与VDD相连，漏端与PGl的源端相连；PG1的漏端与NGO的漏端相连，NGO的源端与NGl的漏端相连，NGl的源端与GND相连接；输入信号A连接在PGO和NGO的栅端，输入信号B连接在PGl和NGl的栅端；PG1的漏端与NGO的漏端的连接点作为输出信号Out ;其中Guard-Gate在两个输入不相同的时输出为高阻态；在两个输入信号相同时；与反相器的功能一致。
3.如权利要求1所述的能够抵抗双节点翻转的锁存器，其特征是，延迟单元由串联的两个反相器INVO和INVl、P型晶体Pl和N型晶体管NI组成，Pl和NI的栅极都与反相器INVO的输出及INVl的输入相连，Pl的源端和漏端与VDD相连，NO的源端和漏端与地相连；反相器INVO的输入作为延迟单兀的输入信号，反相器INVl的输出作为延迟单兀的输出信号。
【文档编号】H03K19/094GK103957001SQ201410139002
【公开日】2014年7月30日 申请日期:2014年4月8日 优先权日:2014年4月8日
【发明者】徐江涛, 李新伟, 姚素英, 史再峰, 高静, 高志远, 聂凯明 申请人:天津大学