一种幅频调制效用低的变容管控制电路及其实现方法
【专利摘要】本发明公开了一种幅频调制效应低的变容管控制电路及其实现方法，所述的变容管控制电路包括数控直流电压产生电路、固定容值电容和变容管；所述变容管控制电路工作特性包括：第一：通过控制数字输入信号D，变容管VAR—M0S工作在两种容值稳定区，实现最大容值和最小容值两种功能；第二：通过固定容值电容C1耦合节点OUT的交流变化特性，保证变容管VAR—M0S两端交流特性相抵消，直流压差不变，实现其等效容值不随节点OUT电压变化而变化。本发明电路仅采用四个M0S管，一个固定容值电容和一个变容管实现，具有幅频调制效应低、实现难度低、抖动低等优点。
【专利说明】一种幅频调制效用低的变容管控制电路及其实现方法
【技术领域】
[0001] 本发明主要涉及频率综合器设计领域，尤其指一种实现门阵列电容的变容管控制 电路结构。
【背景技术】
[0002] 随着无线通讯技术的日益发展，射频芯片工作的频率不断提高，频率范围不断扩 大。因频率综合器具有输出频率范围宽、锁定时间短及良好的抗干扰性等优点，在无线通讯 领域得到了广泛的应用。作为频率综合器的一个关键模块，DC0主要为频率综合器提供高 频振荡信号源。根据控制信号不同，DC0可以产生较宽频率范围的高频信号，而这一关键特 性主要是基于数控门阵列电容来实现的。 传统门阵列电容的变容管控制电路请参阅图1。图1中变容管控制电路主要由四个M0S 管和一个变容管构成，其中NM0S管Ml的栅极接偏置电压Vbias，漏极接PM0S管M2的漏极， 源极和衬底接电源地GND，PM0S管M2的栅极接PM0S管M4的漏极，漏极和栅极短接，源极接 PM0S管M3的漏极，衬底接电源VDD，PM0S管M3的源极和衬底接电源VDD，栅极接PM0S管M2 的源极，栅极和漏极短接，PM0S管M4的栅极接数字输入信号D，漏极接PM0S管M2的漏极， 源极和衬底接电源VDD，变容管VAR_M0S栅极接输出节点0UT，源极和漏极接PM0S管M2的 漏极。 传统的变容管控制电路存在很强的幅频调制效应（AM-T0-FM)。图2描述了传统的门 阵列电容单元构成的DC0电路结构。当DC0正常工作时，OUT和0UTBAR输出周期性正弦信 号，即变容管的栅极电压会进行周期性的变化；门阵列电容单元中的变容管的另一端（漏 端和源端）电压由于受数字信号控制，输出为VI (0和VDD之间的某一个直流电压）或VDD 两个直流电压，变化幅度很小（相对于栅端电压变化幅度）。因此，变容管的控制电压Ve DS 会随着DC0输出波形的变化而发生周期性的变化，导致变容管的等效容值也会发生周期性 变化，即而发生幅度到频率的调制效应，引入相位噪声，降低了 DC0的抖动性能。 针对传统变容管控制电路结构存在的设计缺陷，设计人员提出采用固定容值电容耦合 方法实现变容管两端交流特性相抵消，保证变容管两端压差基本不变（图3所示）。为了 降低变容管工作过程中幅频调制效应引入的相位噪声，本发明在传统的结构上增加了一个 固定容值的电容C1。具体电路描述如下：NM0S管Ml的栅极接偏置电压Vbias，漏极接PM0S 管M2的漏极，源极和衬底接电源地GND，PM0S管M2的栅极接PM0S管M4的漏极，漏极和栅 极短接，源极接PM0S管M3的漏极，衬底接电源VDD，PM0S管M3的源极和衬底接电源VDD， 栅极接PM0S管M2的源极，栅极和漏极短接，PM0S管M4的栅极接数字输入信号D，漏极接 PM0S管M2的漏极，源极和衬底接电源VDD，固定容值电容C1下极板接PM0S管M2的漏极， 上极板接输出节点0UT，变容管VAR_M0S栅极接输出节点0UT，源极和漏极接PM0S管M2的 漏极。 对于改进后的变容管控制电路，M0S管Ml、M2、M3和M4为变容管VAR_M0S和固定容值 电容C1提供不同的直流电压，固定容值电压C1为变容管VAR_M0S的漏极和源极提供与节 点OUT -致的交流信号，保证了工作过程中变容管VAR_MOS的控制电压Ve DS不变，避免了幅 频调制引入抖动恶化相位噪声的现象。 对于图3给出的本发明变容管控制电路，当数字控制信号D为VDD时，其等效电路可以 表示为图5。假设OUT节点的小信号幅度变化为V()Ut，则变容管两端的电压差变化可以表示 为：
【权利要求】
1. 一种幅频调制效应低的变容管控制电路及其实现方法，其特征在于：它包括第一 NMOS管（Ml)、第一 PMOS管（M2)、第二PMOS管（M3)、第三PMOS管（M4)、第一固定容值电容 (C1 )、第一变容管（VAR_MOS)，其中第一 NMOS管（Ml)的栅极接偏置电压（Vbias)，漏极接第 一 PMOS管（M2)的漏极，源极和衬底接电源地（GND)，第一 PMOS管（M2)的栅极接第三PMOS 管（M4)的漏极，漏极和栅极短接，源极接第二PMOS管（M3)的漏极，衬底接电源（VDD)，第 二PMOS管（M3)的源极和衬底接电源（VDD)，栅极接第一 PMOS管（M2)的源极，栅极和漏极 短接，第三PMOS管（M4)的栅极接数字输入信号（D)，漏极接第一 PMOS管（M2)的漏极，源极 和衬底接电源（VDD)，第一固定容值电容（C1)下极板接第一 PMOS管（M2)的漏极，上极板接 输出节点（OUT)，第一变容管（VAR_M0S)栅极接输出节点（OUT)，源极和漏极接第一 PMOS管 (M2)的漏极。
【文档编号】H03B5/04GK104218893SQ201410436398
【公开日】2014年12月17日 申请日期:2014年9月1日 优先权日:2014年9月1日
【发明者】郭斌 申请人:长沙景嘉微电子股份有限公司