一种实现二输入或非逻辑的忆阻电路的制作方法
【专利摘要】本实用新型一种实现二输入或非逻辑的忆阻电路，由三个忆阻器件构成；结合多个CMOS(Complementary Metal-Oxide-Semiconductor)开关，以保证忆阻之间的独立工作。通过四个输入in2、in3、in4和in5分别受四个不同的v2、v3、v4和v1驱动四个时序电压，实现二输入或非逻辑的忆阻电路能够以流水方式工作；忆阻逻辑电路可以有效地实现二输入或非逻辑功能。
【专利说明】—种实现二输入或非逻辑的忆阻电路
【技术领域】
[0001]本实用新型涉及忆阻逻辑电路，具体涉及一种可以用流水方式工作实现或非逻辑功能的忆阻电路。
【背景技术】
[0002]2008年，第一个记忆电阻(忆阻)在惠普实验室被寻获；此后又出现了许多忆阻器件，例如:密歇根大学Jo等人的Ag/a-Si/p-Si忆阻；NIST的Al/Ti02/Al柔性忆阻；清华大学的Cao等人基于Ag/ZnO:Mn/Pt的阻变双稳态现象制造的忆阻。
[0003]忆阻是一种逻辑计算和存储机理迥异于CMOS (ComplementaryMetal-Oxide-Semiconductor)的纳米级器件，由惠普实验室于2008年在《nature》撰文宣布寻获。国家自然科学基金委于2012年出版的《未来十年中国学科发展战略.信息科学》中指出:忆阻将使计算机、高密度存储和现场可编程门阵列等领域产生重大变革。由于具有全新的逻辑计算和存储机理，针对忆阻的研究未来必将突破器件概念和理论范畴，产生全新的功能电路(即基于忆阻的功能电路，简称忆阻电路)。
[0004]由于忆阻器件具有迥异于CMOS器件的工作机理，导致现有用于设计CMOS电路的设计方法未必适用与忆阻电路；因此如何充分发挥忆阻器件优势，设计逻辑电路是业界研究的热点。基于忆阻构建逻辑电路的可行性由惠普实验室于2010年在《nature》撰文证明可行。这是由于惠普实验室在该文中基于忆阻设计了一个NAND门，而通过NAND门可以实现任何逻辑电路；此后:2011年，Shin等人提出基于忆阻的NOR门；2012年，国防科学技术大学张娜等人提出基于忆阻的AND门；2012年，西南大学段书凯等人提出基于忆阻的二值存储电路；2013年，Shin等人提出基于忆阻的信号乘电路；2013年，国防科学技术大学zhu等人提出基于忆阻的内存复制电路。
[0005]实际应用中，忆阻逻辑电路是由多个基本逻辑器件搭建而成，并且往往要求电路能以流水的方式工作。据此，本实用新型提出一种可以用流水方式工作实现或非逻辑功能的忆阻逻辑电路。
【发明内容】
[0006]令系统时钟为clkO，有周期T = Ι/clkO，本实用新型具有以下功能:
[0007](I)实现二输入或非逻辑功能；
[0008](2)忆阻逻辑电路中的每个忆阻器件均能以4T为周期流水工作。
[0009]以上功能具体实现为:
[0010]一种实现二输入或非逻辑的忆阻电路，其特征在于它由CMOS (ComplementaryMetal-Oxide-Semiconductor)开关 I,忆阻 2, CMOS 开关 3, CMOS 开关 4,电阻 5，地端 6,电阻7，忆阻8、CMOS开关9、忆阻10、电阻11和CMOS开关12组成；CM0S开关I的输入端，作为实现二输入或非逻辑的忆阻电路输入ini ;CM0S开关4的输入端，作为实现二输入或非逻辑的忆阻电路输入in6 ；CM0S开关I的控制端、CMOS开关4和CMOS开关12的控制端相连，作为实现二输入或非逻辑的忆阻电路输入in2 ;忆阻2的负极和忆阻8的负极相连，作为实现二输入或非逻辑的忆阻电路输入in3 ；CMOS开关3的控制端和CMOS开关9的控制端相连，作为实现二输入或非逻辑的忆阻电路输入in4 ;电阻5的输出端、电阻7的输出端和电阻11的输出端接到地端6 ；CM0S开关I的输出端、CMOS开关3的输入端、忆阻2的正极和电阻5的输入端相连；CM0S开关4的输出端、CMOS开关9的输入端、忆阻8的正极和电阻7的输入端相连；CM0S开关3的输出端、CMOS开关9的输出端、忆阻10的负极、电阻11的输入端和CMOS开关12的输入端相连；忆阻10的正极，作为实现二输入或非逻辑的忆阻电路输入in5 ；CM0S开关12的输出端，作为实现二输入或非逻辑的忆阻电路的输出outl。
[0011]一种实现二输入或非逻辑的忆阻电路，其特征在于它的输入in2、in3、in4和in5受VpVyV3和V4驱动电压的时序为O、
Vcond、Vclear、^set ?2
电压的时序为
Vset、Vclear、Vset、
Vset ?^3 电压的时序为 Vclear、Vset、?、Vcond ;乂4 电压的时序为
Vset、Vset、Vset、Vclear ; Vl、卩2、^3 矛口卩4的重复周期均为4T ;单独作用于忆阻时，Vcond是可以读忆阻器件状态的电压；Vc;1_是可以将忆阻2和忆阻8设定为低阻态，并将忆阻10设定为高阻态的电压;vset是可以将忆阻2和忆阻8设定为高阻态，并将忆阻10设定为低阻态的电压。
[0012]—种实现二输入或非逻辑的忆阻电路,其特征在于当?2、?和V1分别等于vset、vcond> Vclear和Vset时，忆阻10的状态根据忆阻2和忆阻8的状态完成或非逻辑。
【专利附图】
【附图说明】
[0013]附图1为实现二输入或非逻辑的忆阻电路图。
[0014]具体实施方法
[0015]上述功能实现的技术方案结合附图进行进一步的描述如下:
[0016]图1所示的实现二输入或非逻辑的忆阻电路由CMOS (ComplementaryMetal-Oxi de-Semi conductor)开关 I,忆阻 2, CMOS 开关 3, CMOS 开关 4,电阻 5，地端 6,电阻7，忆阻8、CMOS开关9、忆阻10、电阻11和CMOS开关12组成；CM0S开关I的输入端，作为实现二输入或非逻辑的忆阻电路输入ini ;CM0S开关4的输入端，作为实现二输入或非逻辑的忆阻电路输入in6 ；CM0S开关I的控制端、CMOS开关4和CMOS开关12的控制端相连，作为实现二输入或非逻辑的忆阻电路输入in2 ;忆阻2的负极和忆阻8的负极相连，作为实现二输入或非逻辑的忆阻电路输入in3 ；CM0S开关3的控制端和CMOS开关9的控制端相连，作为实现二输入或非逻辑的忆阻电路输入in4 ;电阻5的输出端、电阻7的输出端和电阻11的输出端接到地端6 ；CM0S开关I的输出端、CMOS开关3的输入端、忆阻2的正极和电阻5的输入端相连；CM0S开关4的输出端、CMOS开关9的输入端、忆阻8的正极和电阻7的输入端相连；CM0S开关3的输出端、CMOS开关9的输出端、忆阻10的负极、电阻11的输入端和CMOS开关12的输入端相连；忆阻10的正极，作为实现二输入或非逻辑的忆阻电路输入in5 ；CM0S开关12的输出端，作为实现二输入或非逻辑的忆阻电路的输出outl。
[0017]实现二输入或非逻辑的忆阻电路的输入in2、in3、in4和in5受Vl、v2、v3和v4驱动W1电压的时序为O、
Vcond、^clear Λ ^set ?2
电压的时序为 Vset、^clear Λ ^set Λ ^set ? 电压的时序为￥。1.、VSet>0> Vcond ;V4电压的时序为 Vset、^set Λ ^set Λ ^clear ? Λ Λ ^3 和V4的重复周期均为4Τ ;单独作用于忆阻时，Vcond是可以读忆阻器件状态的电压；Vc;1.是可以将忆阻2和忆阻8设定为低阻态，并将忆阻10设定为高阻态的电压；vset是可以将忆阻2和忆阻8设定为高阻态，并将忆阻10设定为低阻态的电压。
[0018]实现二输入或非逻辑的忆阻电路，当v2、v3、v4和V1分别等于Vset、v_d、Velem和Vset时，忆阻10的状态根据忆阻2和忆阻8的状态完成或非逻辑。
[0019]使用实例:
[0020]根据状态逻辑，通过ini和in6将忆阻2和忆阻8全部设定为高阻态，当v2、v3、v4和V1分别等于Vset、Vrand、Velem和Vset时,忆阻10的状态被设定位低阻态；通过ini将忆阻2设定为高阻态，通过in6将忆阻8设定为低阻态,当v2、v3、V4和V1分别等于vse;t、v_d、
和Vset时，忆阻10的状态被设定位高阻态；通过ini将忆阻2设定为低阻态，通过in6将忆阻8设定为高阻态，当v2、v3> V4和V1分别等于Vset、Vcond> Vclear和Vset时,忆阻10的状态被设定位高阻态；通过ini将忆阻2设定为低阻态，通过in6将忆阻8设定为低阻态，当v2、v3、V4和V1分别等于vse;t、Vcond> Vclear和Vsrt时,忆阻10的状态被设定位高阻态。
【权利要求】
1.一种实现二输入或非逻辑的忆阻电路，其特征在于它由CMOS (ComplementaryMetal-Oxide-Semiconductor)开关 1,忆阻 2, CMOS 开关 3, CMOS 开关 4,电阻 5，地端 6,电阻7，忆阻8、CMOS开关9、忆阻10、电阻11和CMOS开关12组成；CM0S开关1的输入端，作为实现二输入或非逻辑的忆阻电路输入ini ;CM0S开关4的输入端，作为实现二输入或非逻辑的忆阻电路输入in6 ；CM0S开关1的控制端、CMOS开关4和CMOS开关12的控制端相连，作为实现二输入或非逻辑的忆阻电路输入in2 ;忆阻2的负极和忆阻8的负极相连，作为实现二输入或非逻辑的忆阻电路输入in3 ；CM0S开关3的控制端和CMOS开关9的控制端相连，作为实现二输入或非逻辑的忆阻电路输入in4 ;电阻5的输出端、电阻7的输出端和电阻11的输出端接到地端6 ；CM0S开关1的输出端、CMOS开关3的输入端、忆阻2的正极和电阻5的输入端相连；CM0S开关4的输出端、CMOS开关9的输入端、忆阻8的正极和电阻7的输入端相连；CM0S开关3的输出端、CMOS开关9的输出端、忆阻10的负极、电阻11的输入端和CMOS开关12的输入端相连；忆阻10的正极，作为实现二输入或非逻辑的忆阻电路输入in5 ；CM0S开关12的输出端，作为实现二输入或非逻辑的忆阻电路的输出outl。
2.根据权利要求1所述的一种实现二输入或非逻辑的忆阻电路，其特征在于它的输入in2、in3、in4和in5受v” v2、v3和v4驱动a电压的时序为(Kv^'v。；^、vsrt ；v2电压的时序为 Vset、Vc]_ear、Vset、； V3 电压的时序为
Vclear、Vset、0、Vcond ;乂4
电压的时序为Vsrt、Vset、Vset、Vclear ;V1、V2、V3和v4的重复周期均为4T ;单独作用于忆阻时，v_d是可以读忆阻器件状态的电压；Vc;1.是可以将忆阻2和忆阻8设定为低阻态，并将忆阻10设定为高阻态的电压;vset是可以将忆阻2和忆阻8设定为高阻态，并将忆阻10设定为低阻态的电压。
3.根据权利要求2所述的一种实现二输入或非逻辑的忆阻电路，其特征在于当v2、v3、V4和Vi分别等于和Vsrt时，忆阻10的状态根据忆阻2和忆阻8的状态完成或非逻辑。
【文档编号】H03K19/20GK204046572SQ201420555250
【公开日】2014年12月24日 申请日期:2014年9月25日 优先权日:2014年9月25日
【发明者】张黎莎, 谢东福 申请人:嘉兴学院, 谢东福