本发明涉及集成电路技术，尤其涉及到一种三态门电路。
背景技术：
在集成电路设计中，三态门电路是常用的电路单元。芯片面积直接关系到成本的高低，设计的管子少就会使得面积减小，成本降低。为了减小芯片面积，设计了一种三态门电路。
技术实现要素：
本发明旨在解决现有技术的不足，提供一种三态门电路。
一种三态门电路，包括第一pmos管、第二pmos管和第一nmos管：
所述第一pmos管的栅极接输入端a，漏极接所述第二pmos管的源极，源极接电源电压vcc；
所述第二pmos管的栅极接所述第一nmos管的栅极和输入端b，漏极接所述第一nmos管的漏极并作为三态门电路的输出端out，源极接所述第一pmos管的漏极；所述第一nmos管的栅极接所述第二pmos管的栅极和输入端b，漏极接所述第二pmos管的漏极并作为三态门电路的输出端out，源极接地。
当三态门电路的输入端a为低电平时，输入端b为低电平时，所述第一pmos管的栅极为低电平，所述第二pmos管的栅极为低电平，所述第一nmos管的栅极为低电平，三态门电路的输出端out为高电平；当三态门电路的输入端b为高电平时，输入端a为高电平或低电平时，所述第一nmos管的栅极为高电平，所述第二pmos管的栅极为高电平，三态门电路的输出端out为低电平；三态门电路的输入端a为高电平时，输入端b为低电平时，所述第一pmos管的栅极为高电平，所述第二nmos管的栅极为低电平，三态门电路的输出端out为高阻态。
附图说明
图1为本发明的三态门电路的电路图。
具体实施方式
以下结合附图对本发明内容进一步说明。
三态门电路，如图1所示，包括第一pmos管10、第二pmos管20和第一nmos管30：
所述第一pmos管10的栅极接输入端a，漏极接所述第二pmos管20的源极，源极接电源电压vcc；所述第二pmos管20的栅极接所述第一nmos管30的栅极和输入端b，漏极接所述第一nmos管30的漏极并作为三态门电路的输出端out，源极接所述第一pmos管10的漏极；所述第一nmos管30的栅极接所述第二pmos管20的栅极和输入端b，漏极接所述第二pmos管20的漏极并作为三态门电路的输出端out，源极接地。
当三态门电路的输入端a为低电平时，输入端b为低电平时，所述第一pmos管10的栅极为低电平，所述第二pmos管20的栅极为低电平，所述第一nmos管30的栅极为低电平，三态门电路的输出端out为高电平；当三态门电路的输入端b为高电平时，输入端a为高电平或低电平时，所述第一nmos管30的栅极为高电平，所述第二pmos管20的栅极为高电平，三态门电路的输出端out为低电平；三态门电路的输入端a为高电平时，输入端b为低电平时，所述第一pmos管10的栅极为高电平，所述第二nmos管30的栅极为低电平，三态门电路的输出端out为高阻态。
对上述所提供的实施方式的说明，仅是本发明的优选实施方式的说明，对本技术领域的技术人员来说能够根据以上说明进行实现或使用本发明。应当指出，对于本技术领域的技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，任何不超出本发明实质精神范围内的发明创造，应视为本发明的保护范围。