基于忆阻器的混合逻辑同或电路以及同或计算阵列的制作方法

本发明涉及存算一体架构领域，尤其涉及一种基于忆阻器的混合逻辑同或电路以及同或计算阵列。

背景技术：

在大数据时代，随着处理数据的规模越来越大，冯诺依曼结构的计算存储分离架构已满足不了日益增长的性能需求。而存算一体架构能有效解决冯氏结构所面临的存储墙，功耗墙等问题。

近年来，为了突破冯式结构的性能瓶颈，gpu，fgpa及各种asic应运而生。但是，随着摩尔定律到达极限，以及计算与存储分离，这些硬件架构的性能终将受到限制。

忆阻器作为一种新型元器件，具有非易失性，低功耗，高密度等优点，其阻值可通过流经自身的电荷量改变，且与cmos工艺兼容，既能存储数据又能参与计算，能够作为存算一体架构的基本单元。因此，基于新型元器件忆阻器的存算一体架构是未来发展的趋势，可以基于忆阻器研究相应的存算一体架构。

技术实现要素：

本发明的目的是提供一种基于忆阻器的混合逻辑同或电路以及同或计算阵列，能够实现存算一体化，相比传统cmos结构降低面积与功耗。

本发明的目的是通过以下技术方案实现的：

一种基于忆阻器的混合逻辑同或电路，包括：两个存储相反数据的与逻辑电路，且两个与逻辑电路的输入为两个相反数据，两个与逻辑电路输出端均连接或非门；

其中，两个与逻辑电路结构相同，均包括：mos管、忆阻器及接地电阻；所述mos管的源极接输入a，栅极接选通电压vopen，漏极接忆阻器的输入端；忆阻器的输出端连接接地电阻及与逻辑电路的输出端；忆阻器存储数据b与输入a进行与逻辑，输出数据c。

一种基于忆阻器的同或计算阵列，包括：将前述的基于忆阻器的混合逻辑同或电路中的忆阻器扩展为忆阻器阵列，则同或计算阵列中包含了两个存储着互为非逻辑数据的忆阻器阵列，同时输入数据及相应非门和或非门也扩展为多bit，通过选通器选择两个忆阻器阵列中一行数据进行计算，从而得到多bit同或结果。

由上述本发明提供的技术方案可以看出，混合逻辑同或电路中，利用忆阻器存储数据，并和输入完成与逻辑计算，然后将该结果通过cmos电路(cmos或非门)完成更复杂的或非逻辑计算；将该电路扩展为阵列形式，从而得到多bit同或计算结果。该混合逻辑同或电路与传统同或门相比减少了4个晶体管，以及1个存储单元(如sram)，实现了存算一体化，减少了数据的传输时间，整体功耗降低。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的基于忆阻器的与逻辑电路示意图；

图2为本发明实施例提供的一种基于忆阻器的混合逻辑同或电路示意图；

图3为本发明实施例提供的基于忆阻器的同或计算阵列示意图；

图4为本发明实施例提供的忆阻器阵列示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供一种基于忆阻器的混合逻辑同或电路，混合逻辑同或电路的原理为：将同或逻辑c＝ab+a′b′＝(ab′+a′b)′(其中a′表示a非逻辑)，拆分为两个与逻辑和一个或非逻辑。混合逻辑同或电路中包含两个存储相反数据的与逻辑电路，两个与逻辑电路的输入为两个相反数据，两个与逻辑电路输出端连接或非门。

两个与逻辑电路结构相同，如图1所示，与逻辑电路主要包括：mos管、忆阻器及接地电阻rg；所述mos管的源极接输入a，栅极接选通电压vopen，漏极接忆阻器的输入端；忆阻器的输出端连接接地电阻及与逻辑电路的输出端；忆阻器存储数据b与输入a进行与逻辑，输出数据c。忆阻器的高、低阻态阻值分别记为roff、ron，ron＜＜rg＜＜roff。

与逻辑的原理如下：当选通电压vopen为高(vopen>vth，vth为设定的阈值)，与逻辑电路选通；若输入a＝0，则输出c为0；若输入a＝1，当忆阻器的阻值为roff时，为高阻态时，即b＝0，则输出端所分电压vout为低(vout<vl，vl为逻辑低电压)，即输出c＝0；若输入a＝1，当忆阻器的阻值为ron时，为低阻态时，即b＝1，则输出端所分电压vout为高(vout>vh，vh为逻辑高电压)，即输出c＝1；也即，当且仅当a,b＝1时，输出c＝1，其余情况为0，即完成与逻辑。

如图2所示，为混合逻辑同或电路的示意图。混合逻辑同或电路包含两个与逻辑电路，以及两个与逻辑电路输出端连接或非门。为了便于说明，将图2左、右两个与逻辑电路分别称为第一与逻辑电路、第二与逻辑电路。第一与逻辑电路的输入为a，第二与逻辑电路的输入端接有反相器(非门)，反相器的输入为a，输出与a相反的数据a′至第二与逻辑电路；第一与逻辑电路中的忆阻器存储数据为b′，第二与逻辑电路中的忆阻器存储数据为与b′相反的数据b；第一与逻辑电路与第二与逻辑电路的忆阻器的输出端均接入或非门，由或非门完成或非逻辑。也即通过混合逻辑同或电路完成前述同或逻辑c＝(ab′+a′b)′。

本发明实施例上述方案，通过忆阻器和cmos电路的结合，既实现了数据存储，又完成了逻辑运算；结合本发明上述电路，不仅可以减少面积，还能降低功耗并实现存算一体化。

为了获得多bit同或结果，将上述混合逻辑同或电路扩展为阵列形式，同或计算阵列中将原同或电路中的忆阻器扩展为忆阻器阵列，同或计算阵列中将包含两个存储着互为非逻辑数据的忆阻器阵列，同时输入数据及相应非门和或非门也扩展为多bit，通过选通器选择两个忆阻器阵列中一行数据进行计算，从而得到多bit同或结果。图3示例性的给出基于忆阻器的同或计算阵列，其中rram_b和rram_b’表示存储着互为非逻辑数据的忆阻器阵列，inv、nor、mux分别表示反相器(非门)、或非门、选通器。图4示例性的给出忆阻器阵列。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

技术特征：

1.一种基于忆阻器的混合逻辑同或电路，其特征在于，包括：两个存储相反数据的与逻辑电路，且两个与逻辑电路的输入为两个相反数据，两个与逻辑电路输出端均连接或非门；

其中，两个与逻辑电路结构相同，均包括：mos管、忆阻器及接地电阻；所述mos管的源极接输入a，栅极接选通电压vopen，漏极接忆阻器的输入端；忆阻器的输出端连接接地电阻及与逻辑电路的输出端；忆阻器存储数据b与输入a进行与逻辑，输出数据c。

2.根据权利要求1所述的一种基于忆阻器的同或计算阵列，其特征在于，

当选通电压vopen为高时，即，大于设定的阈值vth时，与逻辑电路选通；

若输入a＝0，则输出c为0；

若输入a＝1，当忆阻器的阻值为roff时，为高阻态，即b＝0，则vout<vl，输出端所分电压vout为低，即输出c＝0；

若输入a＝1，当忆阻器的阻值为ron时，为低阻态，即b＝1，则vout>vh，输出端所分电压vout为高，即输出c＝1；也即，当且仅当a,b＝1时，输出c＝1，其余情况为0，即完成与逻辑；

其中，roff、ron分别为忆阻器的高、低阻态阻值；vl为逻辑低电压，vh为逻辑高电压。

3.根据权利要求1所述的一种基于忆阻器的同或计算阵列，其特征在于，所述混合逻辑同或电路中，第一与逻辑电路的输入为a，第二与逻辑电路的输入端接有非门，非门的输入为a，输出与a相反的数据a′至第二与逻辑电路；第一与逻辑电路中的忆阻器存储数据为b′，第二与逻辑电路中的忆阻器存储数据为与b′相反的数据b；第一与逻辑电路与第二与逻辑电路的忆阻器的输出端均接入或非门，由或非门完成或非逻辑。

4.一种基于忆阻器的同或计算阵列，其特征在于，包括：将权利要求1-3任一项所述的基于忆阻器的混合逻辑同或电路中的忆阻器扩展为忆阻器阵列，则同或计算阵列中包含了两个存储着互为非逻辑数据的忆阻器阵列，同时输入数据及相应非门和或非门也扩展为多bit，通过选通器选择两个忆阻器阵列中一行数据进行计算，从而得到多bit同或结果。

技术总结
本发明公开了一种基于忆阻器的混合逻辑同或电路以及同或计算阵列，混合逻辑同或电路中，利用忆阻器存储数据，并和输入完成与逻辑计算，然后将该结果通过CMOS电路(CMOS或非门)完成更复杂的或非逻辑计算；将该电路扩展为阵列形式，从而得到多bit同或计算结果。该混合逻辑同或电路与传统同或门相比减少了4个晶体管，以及1个存储单元(如SRAM)，实现了存算一体化，减少了数据的传输时间，整体功耗降低。

技术研发人员：吴枫;孙文浩;陈松;张勇东
受保护的技术使用者：北京中科研究院;中国科学技术大学
技术研发日：2020.07.24
技术公布日：2020.10.23