一种半导体结构及制造方法与流程

本公开实施例涉及半导体领域，特别涉及一种半导体结构及制造方法。

背景技术：

1、半导体存储结构中通常包括字线和位线，为了提高集成电路的集成度，同时提升存储结构的工作速度和降低它的功耗，逐步采用埋入式字线结构或者gaa(gate-all-around，环绕栅极)结构。在采用这些字线结构时，如何改善位线结构与有源结构之间导电能力过弱的情况，提高半导体结构的稳定性，已成为本领域技术人员亟待解决的一个重要问题。

技术实现思路

1、本公开实施例提供一种半导体结构及制造方法，至少有利于解决位线结构与有源结构之间导电能力过弱的问题。

2、根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，基底上具有沿第一方向延伸的位线；半导体通道，半导体通道位于位线上；半导体掺杂层，半导体掺杂层位于位线的侧面，半导体掺杂层顶面与半导体通道接触；沿第二方向延伸的字线，字线环绕部分半导体通道，且字线的底表面高于位线的顶表面；字线介质层，字线介质层位于字线与半导体通道之间；隔离层，隔离层位于字线与位线之间以及字线与半导体掺杂层之间。

3、另外，在所述第一方向上，所述位线上具有至少两列间隔排布的半导体通道，所述半导体掺杂层位于所述位线的两侧。

4、另外，所述位线至少两条，所述半导体掺杂层位于所述位线的一侧。

5、另外，相邻的所述两条位线的所述半导体掺杂层位于不同侧。

6、另外，所述位线的材料包括金属；所述半导体结构还包括：介质层，所述介质层位于所述位线顶面，且所述半导体掺杂层还位于所述介质层侧面，所述半导体通道位于所述介质层表面。

7、另外，所述基底为半导体衬底；所述半导体结构还包括：阻挡层，所述阻挡层位于所述基底内且凸出于所述基底上方，所述半导体通道位于所述阻挡层部分顶面。

8、另外，所述隔离层还位于所述半导体通道露出的所述阻挡层顶面，且所述隔离层位于所述字线与所述阻挡层之间。

9、另外，所述字线位于所述半导体通道露出的所述阻挡层顶面。

10、另外，在平行于所述第二方向上，所述位线的宽度为所述半导体通道的最大宽度的2倍～3.5倍。

11、另外，在平行于所述第二方向上，所述半导体通道的最大宽度的范围为10nm～20nm。

12、另外，所述半导体掺杂层具有n型离子或p型离子；所述半导体通道包括：沟道区，与所述字线正对的所述半导体通道的区域作为所述沟道区，所述沟道区内掺杂有n型离子或者p型离子；掺杂区，所述沟道区以外的所述半导体通道的区域作为所述掺杂区，所述掺杂区内的掺杂离子的类型与所述半导体掺杂层内掺杂离子的类型相同。

13、另外，所述沟道区内的掺杂离子的类型与所述半导体掺杂层内掺杂离子的类型不同。

14、另外，所述位线在所述基底上的正投影面积范围为所述半导体通道在所述基底上的正投影面积的0.5倍～0.8倍。

15、另外，所述半导体通道的材料与所述半导体掺杂层的材料相同；所述半导体通道的材料包括硅、锗或者锗化硅。

16、另外，所述字线包括间隔排布的字线，所述半导体结构还包括：第一隔离层，所述第一隔离层位于相邻的所述字线之间；第二隔离层，所述第二隔离层位于所述字线上以及所述第一隔离层上，且所述第二隔离层还位于远离所述字线的所述半导体通道的侧面。

17、根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底上具有沿第一方向延伸的位线；形成半导体掺杂层以及半导体通道，所述半导体通道位于所述位线上，所述半导体掺杂层位于所述位线的侧面，所述半导体掺杂层顶面与所述半导体通道相接触；形成沿第二方向延伸的字线以及字线介质层，所述字线环绕部分所述半导体通道，且所述字线的底表面高于所述位线的顶表面，所述字线介质层位于所述字线与所述半导体通道之间；形成隔离层，所述隔离层位于所述字线与所述位线之间以及所述字线与所述半导体掺杂层之间。

18、另外，形成所述半导体掺杂层以及所述半导体通道的工艺步骤包括：提供层叠设置的初始半导体衬底以及第一掺杂层，所述第一掺杂层内掺杂有n型离子或者p型离子，且所述第一掺杂层内具有位线；在所述第一掺杂层顶面以及所述位线上形成半导体层；图形化所述半导体层以及所述第一掺杂层，剩余所述半导体层作为所述半导体通道，剩余所述第一掺杂层作为所述半导体掺杂层。

19、另外，采用选择性外延工艺，形成第二掺杂层，且所述第二掺杂层内具有沟槽；在图形化所述半导体层以及所述第一掺杂层之前，还包括：形成牺牲层，所述牺牲层填充满所述沟槽；在图形化所述半导体层以及所述第一掺杂层之后，去除所述牺牲层。

20、另外，在形成所述字线之后，还包括：对高于所述字线顶面的所述半导体通道进行掺杂处理，且所述掺杂处理的掺杂离子的类型与所述半导体掺杂层中的掺杂离子的类型相同。

21、本公开实施例提供的技术方案至少具有以下优点：

22、本公开实施例提供的一种半导体结构的技术方案中，半导体通道位于位线上以及半导体掺杂层位于位线的侧面增大了位线结构与有源结构的接触面积，有利于改善位线结构与有源结构之间导电能力过弱的问题，进而有利于提高半导体结构的稳定性；字线环绕部分半导体通道，即半导体结构为gaa结构，gaa结构可以实现栅极对半导体的沟道区的四面包裹，可以很大程度上解决栅极间距尺寸减小后导致的漏电流、电容效应以及短沟道效应等问题，减少了字线在垂直方向上的占用面积，有利于增强栅极控制性能以及提高半导体结构的集成度。

23、此外，在第一方向上，位线上具有至少两列间隔排布的半导体通道，有利于增强位线控制性能；由于字线环绕部分半导体通道，相当于两条字线由同一条位线控制，可以增强位线对字线的控制能力，进一步提高半导体结构的稳定性。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.如权利要求1所述的半导体结构，其特征在于，在所述第一方向上，所述位线上具有至少两列间隔排布的所述半导体通道，所述半导体掺杂层位于所述位线的两侧。

3.如权利要求1所述的半导体结构，其特征在于，所述位线至少两条，所述半导体掺杂层位于所述位线的一侧。

4.如权利要求3所述的半导体结构，其特征在于，相邻的所述两条位线的所述半导体掺杂层位于不同侧。

5.如权利要求1所述的半导体结构，其特征在于，所述位线的材料包括金属；所述半导体结构还包括：介质层，所述介质层位于所述位线顶面，且所述半导体掺杂层还位于所述介质层侧面，所述半导体通道位于所述介质层表面。

6.如权利要求1所述的半导体结构，其特征在于，所述基底为半导体衬底；所述半导体结构还包括：阻挡层，所述阻挡层位于所述基底内且凸出于所述基底上方，所述半导体通道位于所述阻挡层部分顶面。

7.如权利要求6所述的半导体结构，其特征在于，所述隔离层还位于所述半导体通道露出的所述阻挡层顶面，且所述隔离层位于所述字线与所述阻挡层之间。

8.如权利要求6所述的半导体结构，其特征在于，所述字线位于所述半导体通道露出的所述阻挡层顶面。

9.如权利要求1所述的半导体结构，其特征在于，在平行于所述第二方向上，所述位线的宽度为所述半导体通道的最大宽度的2倍～3.5倍。

10.如权利要求9所述的半导体结构，其特征在于，在平行于所述第二方向上，所述半导体通道的最大宽度的范围为10nm～20nm。

11.如权利要求1所述的半导体结构，其特征在于，所述半导体掺杂层具有n型离子或p型离子；所述半导体通道包括：

12.如权利要求11所述的半导体结构，其特征在于，所述沟道区内的掺杂离子的类型与所述半导体掺杂层内掺杂离子的类型不同。

13.如权利要求1所述的半导体结构，其特征在于，所述位线在所述基底上的正投影面积范围为所述半导体通道在所述基底上的正投影面积的0.5倍～0.8倍。

14.如权利要求1所述的半导体结构，其特征在于，所述半导体通道的材料与所述半导体掺杂层的材料相同；所述半导体通道的材料包括硅、锗或者锗化硅。

15.如权利要求1所述的半导体结构，其特征在于，所述字线包括间隔排布的字线，所述半导体结构还包括：

16.一种半导体结构的制造方法，其特征在于，包括：

17.如权利要求16所述的半导体结构的制造方法，其特征在于，形成所述半导体掺杂层以及所述半导体通道的工艺步骤包括：

18.如权利要求17所述的半导体结构的制造方法，其特征在于，采用选择性外延工艺，形成第二掺杂层，且所述第二掺杂层内具有沟槽；在图形化所述半导体层以及所述第一掺杂层之前，还包括：形成牺牲层，所述牺牲层填充满所述沟槽；在图形化所述半导体层以及所述第一掺杂层之后，去除所述牺牲层。

19.如权利要求16所述的半导体结构的制造方法，其特征在于，在形成所述字线之后，还包括：对高于所述字线顶面的所述半导体通道进行掺杂处理，且所述掺杂处理的掺杂离子的类型与所述半导体掺杂层中的掺杂离子的类型相同。

技术总结
本公开实施例涉及半导体领域，提供一种半导体结构及制造方法，半导体结构包括：基底，基底上具有沿第一方向延伸的位线；半导体通道，半导体通道位于位线上；半导体掺杂层，半导体掺杂层位于位线的侧面，半导体掺杂层顶面与半导体通道接触；沿第二方向延伸的字线，字线环绕部分半导体通道，且字线的底表面高于位线的顶表面；字线介质层，字线介质层位于字线与半导体通道之间；隔离层，隔离层位于字线与位线之间以及字线与半导体掺杂层之间。本公开实施例提供的半导体结构及制造方法至少有利于解决位线结构与有源结构之间导电能力过弱的问题。

技术研发人员：张魁
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/13