信号毛刺处理电路、芯片及电子设备的制作方法

本申请涉及电子电路，尤其涉及一种信号毛刺处理电路、芯片及电子设备。

背景技术：

1、时钟信号在整个数字电路中占据十分重要的地位，是整个电路的节拍器，使能信号控制着整个电路的开关状态或者断开状态，集成时钟门控(integrated clock gating，icg)模块常常被用在电路中通过动态切换以防止毛刺产生。现有技术中，由于集成时钟门控模块使能端输入的使能信号可以在任意时间关闭，导致时钟信号有可能在任意时刻被截断，从而集成时钟门控模块输出端最终输出的时钟信号出现毛刺。

技术实现思路

1、本申请提供一种信号毛刺处理电路、芯片及电子设备，其主要目的在于对模拟时钟信号在关闭过程中产生的毛刺进行处理，以输出无毛刺的数字时钟信号。

2、第一方面，本申请实施例提供一种信号毛刺处理电路，包括：

3、第一锁存器，所述第一锁存器的输入端用于接收第一使能信号，所述第一锁存器的控制端用于接收数字时钟信号，所述第一锁存器的输出端输出第二使能信号；

4、第二锁存器，所述第二锁存器的控制端与所述第一锁存器的输出端连接，以接收所述第二使能信号，所述第二锁存器的输入端用于接收模拟时钟信号；以及

5、逻辑单元，所述逻辑单元的输入端与所述第二锁存器的输出端连接，所述逻辑单元的输出端输出所述数字时钟信号。

6、进一步地，所述逻辑单元的输出端与所述第一锁存器的控制端连接。

7、进一步地，所述第一锁存器和所述第二锁存器之间的延迟时间小于所述模拟时钟信号的半个周期。

8、进一步地，所述第一锁存器和所述第二锁存器的导通电平相反。

9、进一步地，所述第一锁存器包括低导通锁存器。

10、进一步地，所述第二锁存器包括高导通锁存器。

11、进一步地，所述逻辑单元包括集成时钟门控。

12、第二方面，本申请实施例提供一种芯片，包括第一方面提供的一种信号毛刺处理电路。

13、第三方面，本申请实施例提供一种电子设备，包括第一方面提供的一种信号毛刺处理电路，或者，第二方面提供的一种芯片。

14、本申请实施例提供的一种信号毛刺处理电路、芯片及电子设备，当需要关闭第二锁存器输入端的模拟时钟信号时，经过第一锁存器和第二锁存器的处理，使得在该模拟时钟信号的毛刺阶段，第二锁存器输出端输出的时钟信号的电平保持不变，从而逻辑单元输出的数字时钟信号的电平保持不变，即逻辑单元输出端输出的数字时钟信号与第二锁存器输入端接收的模拟时钟信号无关，因此，即使在关闭过程中模拟时钟信号产生了毛刺，也不会对输出的数字时钟信号产生影响，从而在逻辑单元的输出端输出无毛刺的数字时钟信号，以使得目标电路接收到该无毛刺的数字时钟信号后正常工作，从而保护了该目标电路的不会出错。

技术特征：

1.一种信号毛刺处理电路，其特征在于，包括：

2.根据权利要求1所述的信号毛刺处理电路，其特征在于，所述逻辑单元的输出端与所述第一锁存器的控制端连接。

3.根据权利要求1所述的信号毛刺处理电路，其特征在于，所述第一锁存器和所述第二锁存器之间的延迟时间小于所述模拟时钟信号的半个周期。

4.根据权利要求1所述的信号毛刺处理电路，其特征在于，所述第一锁存器和所述第二锁存器的导通电平相反。

5.根据权利要求1至4任一所述的信号毛刺处理电路，其特征在于，所述第一锁存器包括低导通锁存器。

6.根据权利要求1至4任一所述的信号毛刺处理电路，其特征在于，所述第二锁存器包括高导通锁存器。

7.根据权利要求1至4任一所述的信号毛刺处理电路，其特征在于，所述逻辑单元包括集成时钟门控。

8.一种芯片，其特征在于，包括如权利要求1至7任一所述的信号毛刺处理电路。

9.一种电子设备，其特征在于，包括如权利要求1至7任一所述的信号毛刺处理电路，或，如权利要求8所述的芯片。

技术总结
本申请提出一种信号毛刺处理电路、芯片及电子设备，该信号毛刺处理电路包括：第一锁存器，所述第一锁存器的输入端用于接收第一使能信号，所述第一锁存器的控制端用于接收数字时钟信号，所述第一锁存器的输出端输出第二使能信号；第二锁存器，所述第二锁存器的控制端与所述第一锁存器的输出端连接，以接收所述第二使能信号，所述第二锁存器的输入端用于接收模拟时钟信号；以及逻辑单元，所述逻辑单元的输入端与所述第二锁存器的输出端连接，所述逻辑单元的输出端输出所述数字时钟信号。本申请通过对模拟时钟信号中的毛刺进行处理，以在逻辑单元的输出端输出无毛刺的数字时钟信号，以使得目标电路接收到该无毛刺的数字时钟信号后正常工作。

技术研发人员：李星玮,李向阳
受保护的技术使用者：合肥市芯海电子科技有限公司
技术研发日：20230117
技术公布日：2024/1/15